背景技术：
在一些存储设备中，诸如那些采用相变存储器的存储设备，当在读取操作期间从处于给定状态的存储器单元读取数据时，该存储器单元传导电流尖峰或其他电流波形，其类似于用于对处于其他状态的存储器单元进行编程的存储器单元电流的电流波形。因此，在读取操作期间传导的电流尖峰可能不期望地改变存储在存储器单元中的数据的逻辑值。此类事件可以被称为读取干扰或错误写入。为了避免或最小化此类不期望事件的发生的可能性，可能期望减少在读取操作期间存储器单元传导的存储器单元电流与在写入操作期间存储器单元传导的存储器单元电流之间的相似性的方法。
附图说明
结合在本说明书中并构成其一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的地方，在所有附图中将使用相同的附图标记指代相同或相似的元件。
图1a是示例存储器系统的框图。
图1b是包括多个存储器系统的存储模块的框图。
图1c是分层存储系统的框图。
图2a是图1a的存储器系统的控制器的示例组件的框图。
图2b是图1a的存储器系统的存储器管芯的示例组件的框图。
图3是耦合到字线和位线的示例存储器单元的透视图。
图4是耦合到存储器阵列的示例电路的框图，该电路被配置为对选择的存储器单元执行读取和写入操作。
图5是图4的示例电路的字线可变电阻电路的示例配置的电路示意图。
图6是图4的示例电路的位线可变电阻电路的示例配置的电路示意图。
图7是在示例读取和写入操作期间利用图4的电路产生的信号、电压和电流的时序图。
图8是图4的示例电路的字线可变电阻电路的另一示例配置的电路示意图。
图9是图4的示例电路的位线可变电阻电路的另一示例配置的电路示意图。
图10是为执行图7的读取和写入操作而施加到图8和图9的晶体管电路的栅极电压的时序图。
具体实施方式
作为介绍，下面的实施例涉及用于在读取和写入操作期间控制选择路径中的电阻水平和/或施加到存储器管芯上的选择路径中的晶体管电路的栅极电压的装置、设备、系统、电路和方法。在一个实施例中，一种电路包括：存储器阵列，其包括多个存储器单元；和路径，其被配置为供应电压以偏置多个存储器单元中的存储器单元。该路径包括：可变电阻电路，其被配置为：先于存储器单元导通，将相关联的电阻设置为高电阻水平；并且响应于初始导通时间段的结束时间，将相关联的电阻从高电阻水平调节到低电阻水平。
在一些实施例中，可变电阻电路包括晶体管，该晶体管被配置为：接收输入电压；并且响应于接收到输入电压，将相关联的电阻设置为高电阻水平。
在一些实施例中，晶体管被配置为响应于输入电压的电压电平的变化，将相关联的电阻从高电阻水平调节到低电阻水平。
在一些实施例中，晶体管被配置为响应于接收到处于中间电压电平的输入电压，将相关联的电阻设置为高电阻水平。
在一些实施例中，晶体管被配置为响应于接收到处于最小电压电平的输入电压，将相关联的电阻设置为高电阻水平。
在一些实施例中，字线解码器包括晶体管。
在一些实施例中，位线解码器包括晶体管。
在一些实施例中，第二路径被配置为供应第二电压以偏置存储器单元，该第二路径包括：第二可变电阻电路，其被配置为：先于存储器单元导通，将第二相关联的电阻设置为第二高电阻水平；并且响应于初始导通时间段的结束时间，将第二相关联的电阻从第二高电阻水平调节到第二低电阻水平。
在一些实施例中，可变电阻电路被配置为在用于从存储器单元读取数据的读取操作的字线选择时段之前，将相关联的电阻设置为高电阻水平。
在一些实施例中，可变电阻电路包括并联连接的一对晶体管，其中一对晶体管中的一个被配置为截止以将相关联的电阻设置为高电阻水平，并且其中一对晶体管中的两个都被配置为导通以将相关联的电阻从高电阻水平调节到低电阻水平。
在另一个实施例中，一种电路包括：存储器阵列，其包括多个存储器单元；电压发生器，其被配置为在读取操作期间产生电压，以从多个存储器单元中的存储器单元读取数据；晶体管电路；和偏置电路。晶体管电路被配置为：接收电压；并且将电压传递到耦合到存储器单元的偏置线。偏置电路被配置为：在存储器单元传导存储器单元电流的尖峰部分的导通时间之前的偏置线设置时段期间，根据第一偏置设置来偏置晶体管电路；并且在尖峰部分之后且在感测操作的感测结果检测时间之前，切换到根据第二偏置设置来偏置晶体管电路。
在一些实施例中，晶体管电路包括p沟道金属氧化物半导体场效应晶体管(pmos晶体管)，并且其中偏置电路被配置为通过将施加到pmos晶体管的栅极电压从第一电压电平减小到第二电压电平，切换到根据第二偏置设置来偏置pmos晶体管。
在一些实施例中，第一电压电平包括中间电压电平。
在一些实施例中，pmos晶体管包括字线解码器的多个晶体管之一。
在一些实施例中，晶体管电路包括n沟道金属氧化物半导体场效应晶体管(nmos晶体管)，并且其中偏置电路被配置为通过将施加到nmos晶体管的栅极电压从第一电压电平增加到第二电压电平，切换到根据第二偏置设置来偏置nmos晶体管。
在一些实施例中，nmos晶体管包括字线解码器的多个晶体管之一。
在另一个实施例中，一种系统包括：存储器阵列，其包括多个存储器单元；字线，其耦合到多个存储器单元中的存储器单元；位线，其耦合到存储器单元；字线解码器；位线解码器；和解码器控制器。存储器单元被配置为在感测操作期间当存储器单元导通时传导存储器单元电流的尖峰部分。字线解码器被配置为在字线上设置字线电压。位线解码器被配置为在位线上设置位线电压。解码器控制器被配置为：在尖峰部分出现之前，将字线解码器中的第一晶体管电路的第一有效栅极-源极电压和位线解码器中的第二晶体管电路的第二有效栅极-源极电压设置为降低的电压电平，其中降低的电压电平被配置为降低尖峰部分的宽度。此外，解码器控制器被配置为在尖峰部分的峰值出现之后，将第一有效栅极-源极电压和第二有效栅极-源极电压从相应的降低的电压电平增加到被配置为用于与存储器单元相关联的后续事件的相应的增加的电压电平。
在一些实施例中，解码器控制器被配置为增加栅极电压以增加第二晶体管电路的第二有效栅极-源极电压。
在一些实施例中，解码器控制器被配置为减小栅极电压以增加第一晶体管电路的第一有效栅极-源极电压。
在一些实施例中，相应的降低的电压电平各自对应于相关联的中间电压电平。
在另一个实施例中，一种方法包括：利用路径向耦合到存储器单元的偏置线供应电压；在存储器单元导通之前，利用解码器控制器以第一栅极电压电平的栅极电压偏置路径的晶体管；并且响应于识别出初始导通时间段的结束，利用解码器控制器以第二栅极电压电平的栅极电压偏置晶体管，该第二栅极电压电平增加了晶体管的栅极-源极电压。
在另一个实施例中，一种电路包括：用于在用于从存储器单元读取数据的读取操作期间供应电压以偏置存储器单元的装置；用于在读取操作的导通时间之前将电阻设置为高电阻水平的装置；和用于响应于读取操作的初始导通时间段的结束而将电阻改变为低电阻水平的装置。
其他实施例也是可能的，并且每个实施例可以单独使用或一起组合使用。因此，现在将参考附图描述各种实施例。
以下实施例描述了用于在读取和写入操作期间控制选择路径中的电阻和/或施加到存储管芯上的选择路径中的晶体管电路的栅极电压的装置、设备、系统、电路和方法。为控制电阻和/或栅极电压而执行的动作可以最小化在读取操作期间传导的电流尖峰的宽度，并且继而最小化在读取操作期间发生错误写入的可能性。在转向这些和其他实施例之前，以下段落提供了可以与这些实施例一起使用的示例性存储器系统和存储设备的讨论。当然，这些仅是示例，并且可以使用其他合适类型的存储器系统和/或存储设备。
图1a是示出了存储器系统100的框图。存储器系统100可以包括控制器102和可以由一个或多个存储器管芯104组成的存储器。如本文所使用的，术语管芯是指在单个半导体衬底上形成的一组存储器单元以及用于管理那些存储器单元的物理操作的相关联的电路。控制器102可以与主机系统接口连接，并且将用于读取、编程和擦除操作的命令序列传输到(一个或多个)非存储器管芯104。在一些实施例中，控制器102可以位于存储器管芯104上。在一些实施例中，控制器102可以是独立的，并且连接到作为与存储器管芯104分离的管芯的控制一个或多个存储器管芯或芯片。
例如，控制器102可以采取处理电路、微处理器或处理器以及计算机可读介质的形式，该计算机可读介质存储可由(微)处理器、逻辑门、交换装置、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器执行的计算机可读程序代码(例如，软件或固件)。控制器102可以配置有硬件和/或固件，以执行以下描述和流程图中所示的各种功能。同样，示出为在控制器内部的某些组件也可以存储在控制器外部，并且可以使用其他组件。另外，短语“可操作地与……通信”可以意指与……直接通信或通过一个或多个组件(其可能或可能不在本文中示出或描述)与……间接(有线或无线)通信。
如本文所使用的，控制器102是管理存储在(一个或多个)存储器管芯中的数据并且与主机(诸如计算机或电子设备)通信的设备。除了本文所述的特定功能之外，控制器102还可以具有各种功能。例如，控制器102可以格式化存储器管芯104以确保它们正确地操作，映射出坏的存储器单元并且分配备用单元以替代将来的故障单元。备用单元的某些部分可以用于保存固件，以操作控制器102并实现其他功能。在操作中，当主机需要从(一个或多个)存储器管芯104读取数据或将数据写入(一个或多个)存储器管芯104时，主机将与控制器102通信。如果主机提供了要被读取/写入数据的逻辑地址，则控制器102可以将从主机接收的逻辑地址转换为(一个或多个)存储器管芯104中的物理地址。(可替代地，主机可以提供物理地址)。控制器102还可以执行各种存储器管理功能，诸如但不限于磨损均衡(分配写入以避免磨损特定的存储器区域(例如，存储器的块)，否则其将被重复写入)和垃圾回收(在存储器区域(例如，块)已满后，仅将数据的有效部分(例如，页)移动到新的存储器区域(例如，新的块)，因此可以擦除并重复使用初始存储器区域)。
控制器102和(一个或多个)非易失性存储器管芯104之间的接口可以是任何合适的接口，诸如闪存接口，包括为切换模式200、400、800、1000或更高配置的接口或双倍数据速率(ddr)，其非限制性示例包括低功率ddr(lpddr)或ddr1、ddr2、ddr3、ddr4或后续变型，包括但不限于jedec采用的那些变型。对于某些示例实施例，存储器系统100可以是基于卡的系统，诸如安全数字(sd)或微安全数字(micro-sd)卡。在替代示例实施例中，存储器系统100可以是嵌入式存储器系统的一部分。
在图1a所示的示例中，存储器系统100被示为包括在控制器102和(一个或多个)存储器管芯104之间的单个通道。然而，本文描述的主题不限于具有单个存储器通道的存储器系统。例如，在一些存储器系统中，取决于控制器能力，在控制器102和(一个或多个)存储器管芯104之间可以存在2、4、8或更多通道。在本文描述的任何实施例中，即使在附图中示出了单个通道，但是在控制器和(一个或多个)存储器管芯104之间也可以存在多于单个通道。
图1b示出了包括多个存储器系统100的存储模块200。这样，存储模块200可以包括存储控制器202，其与主机以及与包括多个存储器系统100的存储系统204接口连接。存储控制器202和存储器系统100之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(sata)、外围组件互连高速(pcie)接口、嵌入式多媒体卡(emmc)接口、sd接口，或通用串行总线(usb)接口。在一个实施例中，存储模块200可以是固态驱动器(ssd)，诸如在便携式计算设备(诸如膝上型计算机和平板计算机以及移动电话)中发现的固态驱动器。
图1c是示出了分层(hierarchical)存储系统210的框图。分层存储系统210可以包括多个存储控制器202，每个存储控制器202控制相应的存储系统204。主机系统212可以经由总线接口访问分层存储系统210内的存储器。作为示例，示例总线接口可以包括非易失性存储器高速(nvme)、以太网光纤通道(fcoe)接口、sd接口、usb接口、sata接口、pcie接口、ddr4、lpddr4或emmc接口。在一个实施例中，图1c中所示的存储系统210可以是机架可安装的大容量存储系统，其可由多个主机计算机访问，诸如可以在需要大容量存储的数据中心或其他位置中找到的。
图2a是更详细地示出控制器102的示例性组件的框图。控制器102可以包括与主机接口连接的前端模块108、与(一个或多个)存储器管芯104接口连接的后端模块110以及执行非易失性存储器系统100的各种功能的各种其他模块。通常，模块可以是硬件或硬件和软件的组合。例如，每个模块可以包括专用集成电路(asic)、现场可编程门阵列(fpga)、电路、数字逻辑电路、模拟电路、分立电路的组合、门或任何其他类型的硬件或其组合。附加地或可替代地，每个模块可以包括存储器硬件，该存储器硬件包括可利用处理器或处理器电路执行以实现模块的一个或多个特征的指令。当模块中的任何一个包括存储器的包括可利用处理器执行的指令的部分时，该模块可以包括或可以不包括处理器。在一些示例中，每个模块可以只是存储器的一部分，其包括可利用处理器执行以实现对应模块的特征的指令，而该模块不包括任何其他硬件。因为即使当所包括的硬件包括软件时，每个模块也包括至少一些硬件，所以每个模块可以可互换地称为硬件模块。
控制器102可以包括缓冲器管理器/总线控制器模块114，该模块管理随机存取存储器(ram)116中的缓冲器并且控制内部总线仲裁以在控制器102的内部通信总线117上进行通信。只读存储器(rom)118可以存储和/或访问系统引导代码。尽管在图2a中示出为与控制器102分开定位，但是在其他实施例中，ram116和rom118中的一个或两者可以位于控制器102内。在其他实施例中，ram116和rom118的一部分可以位于控制器102内和控制器102外部。此外，在一些实施方式中，控制器102、ram116和rom118可以位于单独的半导体管芯上。
另外，前端模块108可以包括主机接口120和物理层接口(phy)122，其提供与主机或下一层级存储控制器的电接口。主机接口120的类型的选择可以取决于所使用的存储器的类型。主机接口120的示例类型可以包括但不限于ddr4、lpddr4、sata、sataexpress、sas、光纤通道、usb、pcie和nvme。主机接口120通常可以促进数据、控制信号和时序信号的传输。
后端模块110可以包括纠错码(ecc)引擎或模块124，其对从主机接收的数据字节进行编码，并对从(一个或多个)非易失性存储器管芯104读取的数据字节进行解码和纠错。后端模块110还可以包括命令定序器126，该命令定序器126产生诸如编程、读取和擦除命令序列之类的命令序列，该命令序列被传输到(一个或多个)非易失性存储器管芯104。另外，后端模块110可以包括raid(独立冗余磁盘阵列)模块128，其管理raid奇偶校验的产生和故障数据的恢复。raid奇偶校验可以用作对被写入存储器系统100中的数据的完整性保护的附加级别。在某些情况下，raid模块128可以是ecc引擎124的一部分。存储器接口130将命令序列提供到(一个或多个)存储器管芯104并从(一个或多个)存储器管芯104接收状态信息。与命令序列和状态信息一起，可以通过存储器接口130传送要编程到(一个或多个)存储器管芯104中和要从(一个或多个)存储器管芯104读取的数据。在一个实施例中，存储器接口130可以是双倍数据速率(ddr)接口和/或切换模式200、400、800、1000或更高的接口。控制层132可以控制后端模块110的整体操作。
图2a中所示的非易失性存储器系统100的附加模块可以包括介质管理层138，其执行存储器管芯104的存储器单元的磨损均衡、地址管理和/或促进折叠操作。存储器系统100还可以包括其他分立组件140，诸如外部电接口、外部ram、电阻器、电容器或可以与控制器102接口连接的其他组件。在一些示例实施例中，raid模块128、介质管理层138和缓冲器管理/总线控制器114中的一个或多个是可选组件，其可能不包括在控制器102中。
图2b是更详细地示出了存储器管芯104的示例性组件的框图。存储器管芯104可以包括存储器单元结构142，该存储器单元结构142包括多个存储器单元。对于一些示例配置，可以以二维或三维阵列布置存储器单元。对于这样的示例配置，存储器单元结构142可以被称为存储器阵列。
存储器单元结构142的存储器单元的示例类型包括具有存储器元件或部分以及选择元件或部分的那些类型。存储器单元的存储器元件可以被配置为以多个n位逻辑值之一存储数据，其中n是为一或更大的整数。每个n位逻辑值可以是二进制值，其中n表示二进制值的位数。例如，在n为一的情况下，多个1位逻辑值包括逻辑1值和逻辑0值。为了以n位逻辑值存储数据，可以将存储器元件配置为被编程为多个状态之一，其中每个状态对应于多个n位逻辑值中的相应一个。对于一些示例配置，状态可以是电阻状态，其中不同的状态对应于存储器元件的不同的电阻或电阻值。例如，第一状态可以是高电阻状态，并且第二状态可以是低电阻状态。与在低电阻状态下编程时相比，在高电阻状态下编程的存储器元件具有更高的电阻。附加地或可替代地，状态可以是阈值电压状态，其中不同的状态对应于用以导通和/或传导预定阈值电流量的不同的阈值电压。
选择元件(可替代地称为选择器或选择器元件或选择器部分)可以使存储器元件能够被编程以存储数据，或者可以使数据能够从存储器元件被读取，但是其自身不存储数据或不具有存储能力。附加地或可替代地，选择元件可以具有相关联的阈值电压，并且当被以等于或超过阈值电压的电压偏置时可以导通以传导电流。以等于或高于阈值电压的电压对选择元件进行偏置可以允许对存储器元件进行编程或读取。
用于存储器元件或通常的存储器单元的存储器的示例类型可以包括电阻性随机存取存储器(“reram”)或相变存储器(“pcm”)，尽管其他类型的存储器(包括易失性存储器或其他非易失性存储器)也是可能的。另外，选择元件的非限制性示例类型包括双向阈值开关(“ots”)、掺杂的硫族化物合金材料、薄膜硅材料、金属-金属氧化物开关或场辅助超线性阈值选择(“fast”)。附加地或可替代地，存储器单元结构142的存储器单元可以被配置为交叉点(例如，3dxpoint)存储器。
位于衬底内和/或上方的存储器单元结构142可以以二维或三维布置，诸如二维存储器结构或具有在基本存储器层之上的一个或多个存储器层的三维存储器结构。
在二维存储器结构中，存储器单元被布置在单个平面或单个存储器设备层中。通常，在二维存储器结构中，存储器元件被布置在基本平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向平面中)。衬底可以是在其上方或在其中形成存储器元件层的晶片，或者它可以是在形成存储器元件之后附接到存储器元件的载体衬底。作为非限制性示例，衬底可以包括诸如硅的半导体。
存储器单元可以以有序阵列(例如，以多行和/或多列)布置在单个存储器设备层中。然而，存储器元件可以以非规则或非正交配置排列。另外，如下面进一步详细描述的，存储器元件可以各自连接两条或更多条偏置线，可替代地称为电极或接触线。偏置线的类型包括字线和位线。如下面进一步详细描述的，为了从给定存储器单元读取数据或将数据编程到给定存储器单元中，该给定存储器单元可以以包括高电压和低电压的电压差或差分来偏置，其中高电压具有比低电压高的电压电平。两条偏置线耦合到给定存储器单元，并被配置为以相关联的电压差偏置给定存储器单元。两条偏置线之一被配置为以电压差的高电压偏置给定存储器单元，并且两条偏置线中的另一个被配置为以电压差的低电压偏置给定存储器单元。如本文所使用的，字线是被配置为以高电压偏置相应的存储器单元的那些偏置线，并且位线是被配置为以低电压偏置相应的存储器单元的那些偏置线。然而，术语字线和位线可以可互换地使用或互换使用，使得被配置为以高电压偏置存储器单元的偏置线被称为位线，并且被偏置为以低电压偏置存储器单元的偏置线被称为字线。
在三维存储器结构中，阵列的存储器单元被布置为使得存储器单元占据多个平面或多个存储器设备层，从而形成三维(即，在x、y和z方向上，其中一个方向基本垂直于衬底的主表面，并且其他方向基本平行于衬底的主表面)的结构。
组织存储器单元结构142的存储器单元的附加方式是可能的。作为非限制性示例，可以将存储器单元组织成块，并且可以将块组织成平面。另外，存储器单元结构的存储器单元可以连接到偏置线或偏压线，包括字线和位线，如前所述。存储器管芯上的电路可以被配置为以各种电压偏置字线和位线，以便执行与存储器单元相关联的存储器操作，包括读取、编程和擦除操作。
图3示出了耦合到字线304和位线306的存储器单元302的透视图。存储器单元302可以表示图2b所示的存储器单元结构142的示例存储器单元。另外，字线304和位线306可以表示耦合到存储器单元结构142的存储器单元的字线和位线的相应部分。物理上，存储器单元302可以设置在字线304和位线306之间。此外，在一些示例配置中，如图3所示，字线304和位线306可以在彼此平行的平面中定向，并且在它们各自的平面中在彼此垂直的方向上延伸。另外，尽管未在图3中示出，但是字线304可以是在相关联的平面中彼此平行延伸的多条字线之一，并且类似地，位线306可以是在相关联的平面中彼此平行延伸的多条位线之一。
另外，在图3所示的示例配置中，存储器单元302可以包括存储器元件308和选择元件310。尽管未示出，但是一些实施例可以在存储器元件308和选择元件308之间和/或在这些元件308、310与字线304和/或位线306之间包括电极或碳。存储器元件308和选择元件310可以彼此耦合。另外，在图3所示的示例配置中，存储器元件308可以邻近和/或耦合到字线304，并且选择元件310可以邻近和/或耦合到位线306。在其他示例配置中，存储器元件308可以邻近和/或耦合到位线306，并且选择元件310可以邻近和/或耦合到字线304。字线也称为行线，如本文所使用的，为可互换的标记。位线可以被称为列线，如本文所使用的，为可互换的标记。并且在本文被称为字线的线也可以被标记为位线，并且位线可以被标记为字线，只要在彼此交换时保持一致即可。
存储器元件308和选择元件310可以各自具有相关联的阈值电压。存储器元件308的阈值电压的电平可以取决于和/或对应于存储器元件308被编程的状态和/或存储器元件308正在存储的数据或数据的逻辑值。在一些示例配置中，存储器元件308可以被配置为以逻辑1值或逻辑0值存储单个数据位。存储器元件308可以被编程为处于高电阻状态以存储逻辑1值或被编程为处于低电阻状态以存储逻辑0值，或者可替代地被编程为处于高电阻状态以存储逻辑0值和被编程为处于低电阻状态以存储逻辑1值。当被编程为处于高电阻状态时，存储器元件308可以具有比被编程为处于低电阻状态时更高的阈值电压。
另外，对于一些示例配置，基于存储器元件308的阈值电压和选择元件310的阈值电压的组合，存储器单元302可以具有相关联的或总的阈值电压。在特定的示例配置中，存储器元件308和选择元件310可以彼此串联耦合或连接，使得当用于在存储器元件308上触发的阈值电流与用于在选择元件310上触发的阈值电流大致相同时，存储器单元302的总的阈值电压是存储器元件308的阈值电压和选择元件310的阈值电压的总和或接近该总和。
如下面进一步详细描述的，可以在存储器单元302两端施加读取电压差以诸如通过发送或确定存储器单元302正在存储的数据的逻辑电平，从存储器单元302读取数据。电压差可以是在字线304处或在字线304上产生的第一电压与在位线306处或在位线306上产生的第二电压之差。存储器单元302可以被配置为响应于读取电压差等于或高于存储器单元302的总的组合阈值电压(即，例如，存储器元件308的阈值电压与选择元件310的阈值电压的总和)而导通。当未导通时，存储器单元302可以被认为是截止的，并且在存储器单元302两端施加了相对较高的阻抗。而且，当导通时，存储器单元302可以被配置为传导单元电流。可替代地，当截止时，存储器单元302可以替代地传导相对较小的单元电流，例如“漏电流”，其对于字线或位线上的其他截止单元求和，但不得超过处于低电阻状态的选择的存储器单元的读取电流。
为了感测或确定存储器单元302正在存储的数据的逻辑电平，以以下电压电平产生施加在选择的字线和选择的位线之间的读取电压：该电压电平大于选择元件310的阈值电压；并且如果存储器元件308被编程为处于低电阻状态，则该电压电平进一步大于存储器单元302的总的阈值电压的电平；并且如果存储器元件308被编程为处于高电阻状态，则该电压电平低于存储器单元的总的阈值电压的电平。这样，存储器单元302是否响应于读取电压差而传导单元电流可以指示存储器单元302(或者特别是存储器元件308)正在存储的数据的逻辑电平(例如，逻辑1值或逻辑0值)。存储器单元302是否响应于以读取电压差进行偏置而导通传导电流可以被称为存储器单元的读取响应。下面进一步详细地描述从存储器单元读取数据的读取操作。
另外，如下面进一步详细描述的，可以在存储器单元302两端施加编程电压差以将数据编程到存储器单元302中。对于某些存储器单元技术，诸如相变存储器，可以施加编程电压差以导致存储器单元302不同地传导存储器单元电流以便存储数据的不同逻辑电平。例如，施加到pcm单元以将pcm单元的存储器元件编程为处于高电阻状态的编程电压差可以导致pcm单元传导相对稳定或恒定量的电流(例如，大约100微安(μa))达给定时间段，并且然后导致pcm单元迅速转变(例如在小于2纳秒(ns)的时间内)到不传导电流或传导相对接近于零或大大低于恒定电流量的电流量。电流转变可以被称为存储器单元电流的快速后沿，以将pcm单元编程为高电阻状态。可替代地，施加到pcm单元元件以将pcm单元的存储器元件编程为处于低电阻状态的编程电压差可以通过缓慢减小存储器单元302两端的电压，导致pcm单元在给定时间段(诸如100ns)内逐渐减小电流量。
返回参考图2b，存储器管芯104可以进一步包括读取/写入电路144，其包括多个或p个感测块(也称为感测模块或感测电路)146。如下面进一步详细描述的，感测块146被配置为参与对存储器单元的读取或编程。
存储器管芯104还可以包括字线解码器(在其他方面称为行解码器或x解码器)148和位线地址(在其他方面称为列解码器或y解码器)150。当从存储器单元读取数据或向存储器单元写入数据时，字线解码器148可以对字线地址(在其他方面称为行地址或x地址)进行解码，并选择与所解码的字线地址相对应的特定字线。当从存储器单元读取数据或向存储器单元写入数据时，位线解码器150可以对位线地址(在其他方面称为列地址或y地址)进行解码，以选择与该位线地址相对应的位线或一组特定位线。
另外，非易失性存储器管芯104可以包括外围电路152。外围电路152可以包括控制逻辑电路(在其他方面称为控制器或片上控制器)154，其可以被实现为状态机，该状态机提供存储器操作以及控制器102的状态信息的片上控制。外围电路152还可以包括片上地址解码器156，该片上地址解码器156提供控制器102和/或主机所使用的寻址与行解码器148和列解码器150所使用的硬件寻址之间的地址接口。另外，外围电路152还可以包括除存储器单元结构142之外或与存储器单元结构142分开的易失性存储器158和非易失性存储器159。易失性存储器158和非易失性存储器159可以用于在存储器管芯104上存储数据或其他信息，诸如用于先前或当前的访问数据状态，或作为控制逻辑154或外围电路152的另一组件的替代，用于对存储器管芯104执行存储器操作，诸如，以调节读取或写入操作的时序或顺序或进行读取-修改-写入操作。这样的存储器还可以用作控制片上微序列的固件。易失性存储器158的示例配置可以包括锁存器，尽管其他配置也是可能的。
另外，外围电路152可以包括功率控制电路160，该功率控制电路160被配置为产生电压并且将该电压供应到存储器单元结构142和/或耦合到存储器单元结构142的存储器单元的字线和位线，和/或以一定电平的电压供应到存储器单元结构的偏置存储器单元和/或耦合到存储器单元的字线和位线。功率控制电路160供应的电压包括读取电压、编程电压(包括编程电压脉冲)、擦除电压(包括擦除电压脉冲)以及其他电压(其可以供应到存储器单元结构142的字线和位线、包括感测块146的读取/写入电路144，和/或存储器管芯104上的其他电路组件)。另外，功率控制电路160可以与控制逻辑电路154、读取/写入电路144和/或感测块146通信和/或由其控制，以便以适当的电平和适当的时间供应电压以执行存储器操作。为了清楚起见，并且除非另外指定，否则功率控制电路160、读取/写入电路144和感测块146的组合用于在给定存储器操作(例如，编程操作、验证操作、编程-验证操作、读取操作、验证或读取操作内或一部分的感测操作或擦除操作)期间将字线和位线偏置在适当的电平，并且在本文中，该组合被统称为电压供应电路。电压供应电路系统可以指功率控制电路系统160、感测块电路146、读取/写入电路144的其他电路组件或其任意组合。电压供应电路可以包括用以供应适当电平的电压以执行读取、写入和擦除操作的各种电路拓扑或配置中的任何一种，诸如驱动器电路、电荷泵、参考电压发生器和脉冲产生电路或其组合。产生电压的其他类型的电路也是可能的。
图4是被配置为对(一个或多个)选择的存储器单元mc执行读取操作和编程操作的示例电路的框图。(一个或多个)选择的存储器单元mc可以是被配置在存储器阵列400中的多个存储器单元mc之一。存储器阵列400可以表示图2b的存储器单元结构142的至少一部分。
如将在下面进一步详细描述的，图4的示例电路可以被配置为减小和/或最小化(一个或多个)选择的存储器单元mc在导通时传导的存储器单元电流的电流尖峰的宽度。减小电流尖峰的宽度可以继而减少电流尖峰中的能量的量，这继而减少了(一个或多个)选择的存储器单元mc在传导电流尖峰时产生的热量，这继而减小和/或最小化以下可能性，即通过在传导电流尖峰时被编程为不同的状态(诸如不同的电阻状态)，(一个或多个)选择的存储器单元mc将执行错误写入的可能性。
例如，在pcm技术中，为了将(一个或多个)选择的存储器单元mc编程为高电阻状态，电路将(一个或多个)选择的存储器单元mc偏置以导致(一个或多个)选择的存储器单元mc传导一定量的存储器单元电流(例如，约100微安(μa))达一定时间段，并且然后迅速将存储器单元电流量减小到小于20μa或基本接近0μa。存储器单元电流量的这种快速减小被称为快速后沿。在读取操作期间可能发生错误写入或读取干扰，在该读取操作中，被编程为处于低电阻状态的(一个或多个)选择的存储器单元mc导通并传导一定量的单元电流，该电流以类似于快速后沿的方式迅速衰减，从而导致(一个或多个)选择的存储器单元mc从被编程为处于低电阻状态变为被编程为高电阻状态或更接近高电阻状态，从而不期望地减小或消除了读取裕度，其增加了控制器102或主机经历的误码率(ber)。
更详细地，在pcm技术中，(一个或多个)选择的存储器单元mc可以被编程为处于高电阻状态或低电阻状态。当(一个或多个)选择的存储器单元mc的存储器元件(例如，图3的存储器元件308)被编程为处于高电阻状态时，(一个或多个)选择的存储器单元mc被称为被编程为处于高电阻状态，并且当(一个或多个)选择的存储器单元mc的存储器元件被编程为处于低电阻状态时，(一个或多个)选择的存储器单元mc被称为被编程为处于低电阻状态。
对(一个或多个)选择的存储器单元mc执行读取操作，以通过确定(一个或多个)存储器单元mc的存储器元件是被编程为处于高电阻状态还是处于低电阻状态来确定(一个或多个)选择的存储器单元mc正在存储的数据的逻辑电平。在读取操作期间，偏置电路以朝向预定电压差电平的电压差偏置(一个或多个)选择的存储器单元mc，该预定电压差电平足以使(一个或多个)选择的存储器单元mc具有如果处于低电阻状态则导通(即从处于截止状态转变为处于导通状态)的能力。(一个或多个)选择的存储器单元mc是保持处于截止状态还是转变为处于导通状态指示(一个或多个)选择的存储器单元mc是被编程为处于高电阻状态还是低电阻状态。特别地，预定电压差电平是高于选择的存储器单元的选择元件(例如，图3的选择元件310)的阈值电压电平的电平，并且另外，当(一个或多个)选择的存储器单元mc被编程为处于低电阻状态(lrs)时，该预定电压差电平高于(一个或多个)选择的存储器单元mc总的阈值电压电平，或者当(一个或多个)选择的存储器单元mc被编程为处于高电阻状态(hrs)时，该预定电压差电平低于(一个或多个)选择的存储器单元mc的总的阈值电压电平。因此，当达到预定电压差电平时，如果(一个或多个)选择的存储器单元mc被编程为处于高电阻状态，则(一个或多个)选择的存储器单元mc保持截止(保持处于截止状态)，并且如果(一个或多个)选择的存储器单元mc被编程为处于低电阻状态，则包括选择元件(例如，ots)的(一个或多个)选择的存储器单元mc导通(从截止状态转变为导通状态)。
通常，对于pcm技术，当(一个或多个)选择的存储器单元mc的存储器元件被编程为处于高电阻状态时和当(一个或多个)选择的存储器单元mc的存储器元件被编程为处于低电阻状态时，(一个或多个)选择的存储器单元mc都可以处于截止状态。(一个或多个)选择的存储器单元mc的选择元件的电阻可以确定或指示(一个或多个)选择的存储器单元mc是处于导通状态(导通)还是处于截止状态(截止)。当(一个或多个)选择的存储器单元mc处于截止状态时，选择元件可以具有处于相关联的高电阻水平的电阻，诸如在一些示例配置中为1千兆欧姆(gω)的数量级，并且当(一个或多个)选择的存储器单元mc处于导通状态时，选择元件可以具有处于相关联的低电阻水平的电阻，诸如在一些示例配置中为1千欧姆(kω)的数量级。
在用于读取(一个或多个)选择的存储器单元mc正在存储的数据的逻辑电平的读取操作的开始时，(一个或多个)选择的存储器单元mc处于截止状态(截止)，而不管它被编程为处于高电阻状态还是处于低电阻状态。在开始之前，存储器条件可以是从最近的或在前的周期结束，诸如紧接在前的读取或写入周期或待机。对于pcm，这可以在图3中的选择线304和306上施加相同的电压。在截止状态下，(一个或多个)选择的存储器单元mc可以不传导任何电流(或传导0微安培(μa)的单元电流)。如下面进一步详细描述的，读取电压将开始增加到预定电压差电平，并且当达到预定电压差电平时，(一个或多个)选择的存储器单元mc的行为(即(一个或多个)选择的存储器单元mc是否导通并传导(例如高于10纳安(na)的)大电流)将取决于(一个或多个)选择的存储器单元mc被编程为处于高电阻状态还是低电阻状态。当达到预定电压差电平时，如果(一个或多个)选择的存储器单元mc被编程为处于高电阻状态，则(一个或多个)选择的存储器单元mc保持截止，因为其选择元件(ots)保持截止，因此选择元件的电阻保持处于其相关联的高电阻水平，并且(一个或多个)选择的存储器单元mc继续传导很少的电流，诸如小于1na。另一方面，当达到预定读取电压差时，如果(一个或多个)选择的存储器单元mc被编程为处于低电阻状态，则(一个或多个)选择的存储器单元mc导通(从截止状态转变为导通状态)，选择元件的电阻从相关联的高电阻水平1千兆欧姆减小(诸如呈指数减小)到相关联的低电阻水平1千欧姆，并且(一个或多个)选择的存储器单元mc在读取操作的其余部分或时间段内传导大电流，例如大于10μa。(一个或多个)选择的存储器单元mc在读取操作期间初始导通时传导的单元电流的幅值波形包括：电流尖峰部分(或仅是电流尖峰)；电流衰减部分，其中幅值从电流尖峰的峰值幅度衰减下降到通常大大低于峰值幅度的电流电平；和稳态部分，在稳态部分期间单元电流保持处于相对恒定电平或在相对较小范围的电流幅值内。当(一个或多个)选择的存储器单元mc在读取操作期间首次导通时，电流幅值的电流幅值部分按此顺序出现-(一个或多个)选择的存储器单元mc传导的单元电流瞬间从0μa冲高上升到峰值幅值，并且然后从峰值衰减下降到低得多的电平，并且然后通常在大大低于电流尖峰的峰值电平的范围内保持稳态电平。
在一些实施例中，峰值幅度可以在毫安(ma)的数量级上，诸如3ma，并且单元电流衰减下降到并在稳态部分期间保持在其内的电流电平可以在微安(μa)的数量级上，例如，诸如在20-35μa的范围中。单元电流的相对稳定的幅值电平可以取决于电流源和/或由电流源控制，偏置电路使用该电流源来产生初始电压差，如果存储器元件处于低电阻状态，则该初始电压差在选择元件上触发。
相应地，当(一个或多个)选择的存储器单元mc两端的电压差达到预定电压差电平时，(一个或多个)选择的存储器单元mc保持截止状态并且不传导电流指示(一个或多个)选择的存储器单元mc被编程为处于高电阻状态，并且因此存储具有与高电阻状态相对应的逻辑电平的数据。另一方面，当(一个或多个)选择的存储器单元mc两端的电压差达到超过选择元件和存储器元件的组合阈值电压的预定电压电平(如果处于lrs)时，(一个或多个)选择的存储器mc从导通状态转变为截止状态，并传导电流尖峰，随后是电流衰减，这指示(一个或多个)选择的存储器单元mc被编程为处于低电阻状态，并且因此存储具有与低电阻状态相对应的逻辑电平的数据。
在读取操作期间发生错误写入或读取干扰的问题可能是由于(一个或多个)选择的存储器单元mc在被编程为处于低电阻状态并导通时传导的电流尖峰和后续的电流衰减所致。特别地，电流衰减的时段可以类似于用于将(一个或多个)选择的存储器单元mc编程为处于高电阻状态的快速后沿。电流尖峰的宽度太大可能提供太大量的能量，这继而将(一个或多个)选择的存储器单元mc加热过多，从而导致(一个或多个)选择的存储器单元mc不期望地将其电阻状态从低电阻状态改变为高电阻状态，特别是由于尖峰电流的衰减率与用于将pcm位写为高电阻状态的衰减率处于相同范围内。在读取期间，处于低电阻状态的(一个或多个)选择的存储器单元mc的电阻和阈值电压(vt)升高的这种事件被称为读取干扰或错误写入。
电流尖峰的幅值峰值可以取决于存储器单元技术的固有属性或特性。例如，在pcm技术中，电流尖峰的峰值可以是(一个或多个)选择的存储器单元mc的选择元件的阈值电压与选择元件的保持电压之间的差除以(一个或多个)选择的存储器单元mc的动态电阻，dv/di。由于尖峰的峰值是存储器单元技术的固有属性，因此通过操纵(一个或多个)选择的存储器单元mc的偏压来降低峰值可能不可行。因为在导通时选择元件两端的电压会迅速崩溃(小于1ns)，所以其两端先前的电压部分转移到(一个或多个)选择的存储器元件mc，这是因为(一个或多个)选择的存储器单元mc两端的电压通过使存储在驱动器和选择线(解码器、选择的字线和/或位线，和/或在将选择的字线和位线连接到由电压发生器(电流源)驱动的全局节点的解码器中形成的导电路径)中的电容中存储的电荷放电而衰减到(一个或多个)选择的存储器单元mc两端的降低的导通电压，从而导致电流中的临时尖峰。
图4中的电路被配置为通过降低峰值的宽度并增加衰减的速率来降低从(一个或多个)选择的存储器单元mc(其被配置为在读取操作期间被偏置时传导电流尖峰)读取数据时发生读取干扰或错误写入的可能性。宽度是存储器单元电流保持高于预定电流量(例如40μa)多长时间的时间测量。在电流尖峰达到其峰值之后，存储器单元电流衰减到预定电流量的速度越慢，宽度越大，并且电流尖峰携带的用以加热(一个或多个)选择的存储器单元mc的能量越多。相反，存储器单元电流衰减到预定电流量的速度越快，宽度越小，并且电流尖峰携带的用以加热(一个或多个)选择的存储器单元mc的能量越少。
图4的电路可以被配置为通过设置和调节驱动选择线的可变电阻电路的电阻来降低和/或最小化峰值。更详细地，阵列400的存储器单元mc耦合到偏置线，包括位线和字线。当要针对读取操作或写入操作偏置(一个或多个)选择的存储器单元mc时，可以将路径配置到不同的供应电压，以在读取和写入选择期间偏置(一个或多个)选择的存储器单元mc。例如，选择的字线路径被配置为向耦合到(一个或多个)选择的存储器单元mc的选择的字线供应全局选择的字线电压，并且选择的位线路径被配置为向耦合到(一个或多个)选择的存储器单元mc的选择的位线供应全局选择的位线电压。
可以操纵配置在路径中并驱动相邻路径的可变电阻电路以降低电流尖峰的宽度。在读取操作期间，配置在路径(字线路径或位线路径)中的可变电阻电路可以被配置为先于存储器单元导通或在存储器单元导通之前将相关联的电阻设置为高电阻水平。可变电阻电路可以被配置为当选择的存储器单元导通并传导电流尖峰时使其相关联的电阻设置为高电阻水平。然后，可变电阻电路可以被配置为响应于初始导通时间段的结束时间，将相关联的电阻从高电阻水平调节到低电阻水平。当(一个或多个)选择的存储器单元mc响应于导通而传导电流尖峰时，电流流经路径，以便通过(一个或多个)选择的存储器单元mc。与在(一个或多个)选择的存储器单元mc导通时可变电阻电路设置为低电阻水平相比，通过在(一个或多个)选择的存储器单元mc导通时，将路径中的可变电阻电路初始设置为具有高电阻水平，电流尖峰的宽度可以更小或更短。
初始导通时间段是从导通时间延伸到结束时间的时间段。导通时间是在读取操作期间，如果(一个或多个)选择的存储器单元mc处于低电阻状态，(一个或多个)选择的存储器单元mc导通以传导电流尖峰的时间。附加地或可替代地，导通时间是控制器被配置为将(一个或多个)选择的存储器单元mc识别为导通的时间(例如，预定时间)，前提是其被配置为处于某种状态(例如，低电阻状态)以在读取操作期间导通。导通时间可以用作“超时(time-out)”，因为控制器被配置为识别的导通时间可以是(一个或多个)选择的存储器单元mc可以导通以传导电流尖峰的最终可能时间。如果(一个或多个)选择的存储器单元mc在导通时间未导通以传导电流尖峰，则控制器可以假定(一个或多个)选择的存储器单元mc被配置为处于另一种状态(例如，高电阻状态)，使得在其余的读取操作期间，(一个或多个)选择的存储器单元mc将不会导通和传导电流尖峰。
结束时间是在导通时间之后发生的后续的时间，该时间结束了初始导通时间段。结束时间可以对应于在达到电流尖峰的峰值之后存储器单元电流衰减到的预定或阈值电流量。
可变电阻电路可以被配置为响应于初始导通时间段的结束时间，通过诸如解码器控制器之类的控制器的控制，将相关联的电阻调节为低电阻水平，如下面进一步详细描述的。控制器可以被配置为识别结束时间，并且作为响应，改变或调节其输出到可变电阻电路的控制信号的电平，诸如电压电平。响应于电平的变化，可变电阻电路可以将其相关联的电阻从高电阻水平调节到低电阻水平。
控制器可以被配置为以各种方式识别初始导通时段的结束时间。在一些示例配置中，控制器可以被配置为识别结束时间在读取操作期间的参考时间之后的预定时间段发生。在一些示例配置中，例如，参考时间可以是读取操作的开始时间。控制器可以包括或利用计时器，该计时器跟踪在读取操作开始之后所经过的时间量。当计时器指示经过的时间量已经达到预定时间段时，控制器可以确定结束时间已经发生，并且作为响应，改变控制信号的电平以将可变电阻电路的电阻水平改变为低电阻水平。
在其他示例配置中，控制器可以被配置为识别结束时间在导通时间之后预定时间段(即，初始导通时间段)发生。对于这些配置，导通时间可以是参考时间。控制器可以被配置为识别何时发生导通时间，并且诸如通过使用计时器来跟踪在导通时间之后已经经过的时间量。当计时器指示导通时间之后的经过时间量已经达到预定时间段时，控制器可以确定结束时间已经发生，并且作为响应，改变控制信号的电平以将可变电阻电路的电阻水平改变为低电阻水平。
在其他示例配置中，结束时间可以是存储器单元电流从电流尖峰的峰值衰减下降到预定或阈值电流电平的时间。控制器可以被配置为测量(一个或多个)选择的存储器单元mc正在传导的单元电流的量，并且识别单元电流的量何时达到阈值电流电平。响应于检测到单元电流的量已经达到阈值电流电平，控制器可以确定结束时间已经发生，并且作为响应，改变控制信号的电平以将可变电阻电路的电阻水平改变为低电阻水平。
另外，控制器可以被配置为以类似于其检测结束时间的方式的各种方式来识别导通时间。例如，控制器可以被配置为将导通时间识别为在参考时间之后的预定时间段发生的时间。当控制器确定参考时间之后的经过的时间量已经达到预定时间段时，控制器可以确定导通时间已经发生。对于这样的配置，控制器确定导通时间已经发生，而不管(一个或多个)选择的存储器单元mc是否已经实际导通。
在其他示例配置中，控制器可以被配置为通过测量存储器单元电流的量并且识别存储器单元电流的量何时超过指示(一个或多个)选择的存储器单元mc正在传导电流尖峰的阈值电平，来识别导通时间。响应于检测到存储器单元电流已经超过阈值电平，控制器可以确定(一个或多个)选择的存储器单元mc已经初始导通并且导通时间已经发生。
配置控制器以确定导通时间和/或初始导通时间段的结束时间的其他方式，和/或使可变电阻电路响应于初始导通时间段的结束从高电阻水平改变为低电阻水平的其他方式是可能的。
在一些示例配置中，可变电阻电路是字线解码器的组件和/或被配置在选择的字线路径中，该选择的字线路径被配置为向选择的字线供应全局选择的字线电压以偏置(一个或多个)选择的存储器单元mc。在其他示例配置中，可变电阻电路是位线解码器的组件和/或被配置在选择的位线路径中，该选择的位线路径被配置为向选择的位线供应全局选择的位线电压以偏置(一个或多个)选择的存储器单元mc。
在其他示例配置中，电路包括两个可变电阻电路，第一可变电阻电路被配置在字线解码器中和/或选择的字线路径中，并且第二可变电阻电路被配置在位线解码器中和/或选择的字线路径中。第一可变电阻电路和第二可变电阻电路都可以在(一个或多个)选择的存储器单元mc导通之前和/或在导通时间之前将其相应的电阻设置为高电阻水平，并且可以响应于(一个或多个)选择的存储器单元mc导通而将其相应的电阻调节为低电阻水平。
通常，高电阻水平高于低电阻水平。对于一些示例实施例，高电阻水平在多个高电阻水平的范围内。在一些实施例中，多个高电阻水平的范围从2千欧姆(kω)延伸到1gω。在其他实施例中，多个高电阻水平的范围从40kω延伸到80kω。在其他示例实施例中，多个高电阻水平的范围从大约50kω延伸到大约60kω。在其他示例实施例中，多个高电阻水平的范围从1kω延伸到30kω。在其他示例实施例中，多个高电阻水平的范围从6kω延伸到20kω。在其他示例实施例中，多个高电阻水平的范围从大约12kω延伸到大约14kω。此外，在一些示例实施例中，低电阻水平在多个低电阻水平的范围内。在一些实施例中，多个低电阻水平的范围从1kω延伸到50kω。在其他示例实施例中，多个低电阻水平的范围从15kω延伸到40kω。在其他示例实施例中，多个低电阻水平的范围从大约25kω延伸到大约30kω。在其他示例实施例中，多个低电阻水平的范围从100ω延伸到20kω。在其他示例实施例中，多个低电阻水平的范围从4kω延伸到12kω。在其他示例实施例中，多个低电阻水平的范围从大约7kω延伸到大约9kω。
附加地或可替代地，高电阻水平和低电阻水平可以相对于彼此处于这样的电平，使得高电阻水平和低电阻水平之间的差可以在电阻差的范围内。在一些示例实施例中，电阻差的范围从10kω延伸到50kω。在其他示例实施例中，电阻差的范围从20kω延伸到40kω。在其他示例实施例中，电阻差的范围从大约26kω延伸到大约32kω。在其他示例实施例中，电阻差的范围从100ω延伸到10kω。在其他示例实施例中，电阻差的范围从2kω延伸到8kω。在其他示例实施例中，电阻差的范围从大约4kω延伸到6kω。
附加地或可替代地，高电阻水平和低电阻水平可以相对于彼此处于这样的电平，使得高电阻水平比低电阻水平高至少20％。在一些示例实施例中，高电阻水平比低电阻水平高至少50％。在其他示例实施例中，高电阻水平比低电阻水平高至少500％(是其五倍)。
在一些示例配置中，可变电阻电路包括晶体管电路，该晶体管电路包括一个或多个晶体管。一个或多个晶体管可以是诸如字线解码器或位线解码器的解码器的多个晶体管的一部分。通过被配置在选择的字线路径或选择的位线路径中，晶体管电路可以被配置为接收全局选择的电压(例如，全局选择的字线电压或全局选择的位线电压)并朝向耦合到(一个或多个)选择的存储器单元mc的选择的偏置线(例如，选择的字线或选择的位线)传递全局选择的电压。
在可变电阻电路被配置为晶体管电路的情况下，控制器可以操作为或用作偏置电路，并且可以被配置为根据偏置设置来偏置晶体管电路。在本文中，偏置设置是对晶体管电路的一个或多个晶体管偏置的一个或多个电压的一个或多个电压电平的组。当控制器作为偏置电路根据偏置设置对晶体管电路的一个或多个晶体管偏置时，控制器以偏置设置的一个或多个电压电平偏置一个或多个晶体管。晶体管电路的一个或多个晶体管可以接收一个或多个输入端子处的一个或多个电压和/或以一个或多个输入端子处的一个或多个电压偏置。在读取操作期间，在导通时间之前，控制器作为偏置电路可以在导通时间之前的偏置线设置时段期间根据第一偏置设置来偏置晶体管电路。如下面参考图7进一步详细描述的，偏置线设置时段可以是位线设置时段或字线设置时段。第一偏置设置可以设置一个或多个电压的一个或多个电压电平，以将晶体管电路配置为具有处于高电阻水平的相关联的电阻。在足够的时间使电流尖峰衰减到电流的读取范围内之后，诸如在初始导通时间段结束时，控制器作为偏置电路，可以切换到根据第二偏置设置来偏置晶体管电路。偏置电路可以通过调节或改变至少一个电压的至少一个电压电平来从第一偏置设置切换到第二偏置设置。第二偏置设置可以设置一个或多个电压的一个或多个电压电平，以将晶体管电路配置为具有处于低电阻水平的相关联的电阻。这种转变可以是渐进的，以避免暂时将存储器单元电流增加到安全读取范围以上(并避免读取干扰)；例如，保持读取电流小于35μa。
在一些示例配置中，晶体管电路的一个或多个晶体管可以被配置为金属氧化物半导体场效应晶体管(mosfet)。在特定示例配置中，在被配置为字线解码器的一部分的情况下，一个或多个mosfet可以各自是p沟道金属氧化物半导体场效应晶体管(pmos晶体管)。在其他示例配置中，在被配置为位线解码器的一部分的情况下，一个或多个晶体管可以各自是n沟道金属氧化物半导体场效应晶体管(nmos晶体管)。
当被配置为mosfet时，控制器可以被配置为产生一个或多个栅极电压，以设置晶体管电路的有效栅极-源极电压。在晶体管电路包括单个mosfet的情况下，有效栅极-源极电压可以是单个mosfet的栅极-源极电压。另外，在晶体管电路包括多个mosfet(例如，并联连接的两个mosfet)的情况下，有效栅极-源极电压可以是在mosfet的相应栅极和源极端子两端产生的栅极-源极电压的组合。
在(一个或多个)选择的存储器单元mc导通并传导电流尖峰之前，控制器被配置为通过增加驱动电路中(诸如解码器中)的电阻(其可以是相对于驱动电路中的电容量增加电阻)来将晶体管电路的有效栅极-源极电压设置为降低的电压电平，该降低的电压电平被配置为降低电流尖峰的宽度。当(一个或多个)选择的存储器单元mc导通以传导电流尖峰时，相对于如果晶体管电路以高于降低的电压电平的增加的或全电压电平产生有效栅极-源极电压所产生的宽度，有效栅极-源极电压的降低的电压电平减小了宽度。附加地或可替代地，处于降低的电压电平的有效栅极-源极电压可以将晶体管电路配置为具有处于高电阻水平的相关联的电阻。增加的电阻可以隔离存储电荷的解码器的电容，否则当(一个或多个)选择的存储器单元mc导通时，解码器可能将电荷供应到(一个或多个)选择的存储器单元mc。隔离电容降低了在导通状态下从电容存储的电荷到(一个或多个)选择的存储器单元mc的电荷转移速率，继而减少了输送到(一个或多个)选择的存储器单元mc的能量的量，该能量高于在读取操作期间可能错误写入(一个或多个)选择的存储器单元mc的读取电平。在出现电流尖峰的峰值之后，诸如当存储器单元电流衰减到阈值电流量和/或当控制器识别出初始导通时间段的结束时，控制器可以被配置为将有效栅极-源极电压从降低的电压电平增加到增加的电压电平，这可以将晶体管电路配置为使其相关联的电阻处于低电阻水平。
对于其中可变电阻电路包括晶体管电路的示例配置，该电阻是或包括在晶体管电路的两个端子之间的电阻。对于包括单个晶体管的晶体管电路配置，可变电阻电路的电阻水平是单个晶体管的两个端子之间的电阻的电阻水平。对于包括多个晶体管的配置，可变电阻电路的电阻水平是电阻的电阻水平的组合(例如，串联组合或并联组合)，其中每个电阻都在多个晶体管中的相应一个的两个端子之间。高电阻水平和/或低电阻水平可以取决于一个或多个晶体管的类型。通常，nmos晶体管具有比pmos晶体管更高的电子迁移率特性。这样，使用nmos晶体管的配置可以提供的高电阻水平和低电阻水平通常低于使用pmos晶体管的配置所提供的高电阻水平和低电阻水平。在一个示例实施方式中，如下面进一步详细描述的，字线解码器中的可变电阻电路包括pmos晶体管，该pmos晶体管表现出均高于20kω的高电阻水平和低电阻水平和约25-30kω的电压差，并且位线解码器中的可变电阻电路包括nmos晶体管，该nmos晶体管表现出均低于15kω的高电阻水平和低电阻水平和约5kω的电压差。
低电阻水平、第二偏置设置和/或有效栅极-源极电压的增加的电压电平可以被配置用于与(一个或多个)选择的存储器单元mc相关联的后续事件，其中后续事件在导通时间之后。一个示例后续事件是感测结果检测事件，其中感测电路输出表示存储在(一个或多个)选择的存储器单元mc中的数据的逻辑值的感测结果信号。在感测结果检测事件发生之前，查看感测电路的输出可能会导致数据的逻辑值的错误确定。然而，与在电流尖峰发生之后没有发生调节、切换和/或增加相比，将电阻从高电阻水平调节到低电阻水平，从第一偏置设置切换到第二偏置设置，和/或将有效栅极-源极电压从降低的电压电平增加到增加的电压电平，可以允许感测结果检测事件更快地发生。
另一个后续事件可以是写入操作。将电阻从高电阻水平调节到低电阻水平，从第一偏置设置切换到第二偏置设置，和/或将有效栅极-源极电压从降低的电压电平增加到增加的电压电平，可以配置可变电阻电路(诸如晶体管电路)以提供足够高量的电流以执行写入操作和/或提供足够低的电阻以避免较大的电压降，该较大的电压降导致在写入操作期间不足量的电流流过(一个或多个)选择的存储器单元mc，而不增加选择晶体管两端的写入电压和应力。
对于包括单个晶体管的可变电阻电路的配置，该晶体管可以具有足够大的栅极宽度或沟道尺寸，当以最大栅极-源极电压偏置时，该栅极宽度或沟道尺寸可以传导针对执行编程操作而优化的电流量。然而，这样的栅极宽度或沟道尺寸对于安全的读取操作而言可能太大，因为在读取期间它可能提供通过(一个或多个)选择的存储器单元mc的峰值电流和能量的宽度太宽。因此，通过首先设置栅极电压以增加电阻和/或减小栅极-源极电压，单个晶体管可以具有对于读取操作(特别是其中(一个或多个)选择的存储器单元mc在被编程为处于低电阻状态时传导电流尖峰的读取操作)最佳的有效栅极宽度或沟道尺寸。因此，通过在电流尖峰之前和之后操纵栅极电压，相同的单个晶体管可以具有对于对(一个或多个)选择的存储器单元mc的读取和写入操作均最佳的有效尺寸。
更详细地，图4中所示的示例电路可以执行读取操作以读取存储在(一个或多个)选择的存储器单元mc中的数据，并且执行写入操作以将数据编程到(一个或多个)选择的存储器单元mc中。对于读取操作，流过(一个或多个)选择的存储器单元mc的单元电流icell的量可以指示存储在(一个或多个)选择的存储器单元mc中的数据的逻辑值。作为读取操作的一部分，电路可以被配置为感测单元电流icell，以便确定数据的逻辑值。对于编程操作，电路可以被配置为偏置(一个或多个)选择的存储器单元mc从而以一定的预定方式汲取单元电流icell，以便被配置为处于多个预定状态(诸如，高电阻状态或低电阻状态)中的相应一个，每个状态指示(一个或多个)选择的存储器单元mc可以存储的数据的不同逻辑值。例如，电路可以被配置为偏置(一个或多个)选择的存储器单元mc以传导具有快速后沿的单元电流icell以被编程为处于高电阻状态，以及偏置(一个或多个)选择的存储器单元mc以传导具有逐渐衰减的单元电流icell以被编程为处于低电阻状态，如前所述。
被配置为执行和/或参与读取和写入操作的电路可以包括字线解码器402、位线解码器404、字线电压发生器406、位线电压发生器408、感测电路410和解码器控制器412。在一些示例配置中，电路可以包括图4中未示出的附加组件，诸如用于控制用于执行感测操作的感测电路410的电路和/或用于控制字线电压发生器406和/或位线电压发生器408的电路。
字线解码器402可以表示图2b的字线解码器148的至少一部分，位线解码器404可以表示图2b的位线解码器150的至少一部分，并且字线读取电压发生器406和位线读取电压发生器408可以是电压供应电路的组件。如下面进一步详细描述的，解码器控制器412可以是图2b的控制逻辑154的组件并且被配置为控制字线解码器402和位线解码器404的组件，诸如可变电阻电路和/或晶体管，以便在存储器操作期间控制存储器阵列400的字线和位线的偏置。
如图4所示，每个存储器单元mc可以耦合到多条位线中的相应一条和多条字线中的相应一条。具体地，每个存储器单元mc可以包括耦合到多条位线中的相应一条的第一端或端子以及耦合到多条字线中的相应一条的第二端或端子。对于用于从(一个或多个)选择的存储器单元mc读取数据的给定读取操作或用于将数据编程到(一个或多个)选择的存储器单元mc中的给定编程操作，阵列400的其他存储器单元mc被以电压偏置，但是不是感测操作或编程操作的对象，这些其他存储器单元mc被称为未选择的存储器单元。未选择的存储器单元不是读取操作或编程操作的对象，因为即使在选择的字线和位线被以电压偏置时未选择的存储器单元同时被以电压偏置，电路在读取操作期间也不能确定其它未选择的存储器单元mc可能正在存储的数据的逻辑值或者在编程操作期间不能将数据编程到未选择的存储器单元mc。如图4所示，对于给定读取操作或编程操作，耦合到(一个或多个)选择的存储器单元mc的字线被称为选择的字线。耦合到未选择的存储器单元mc的其他字线被称为未选择的字线。另外，耦合到(一个或多个)选择的存储器单元mc的位线被称为选择的位线。耦合到未选择的存储器单元mc的其他位线被称为未选择的位线。
为了对(一个或多个)选择的存储器单元mc执行读取操作，电路可以在(一个或多个)选择的存储器单元mc两端施加处于预定读取电压差电平的读取电压差。(一个或多个)选择的存储器单元mc如何响应于处于预定读取电压差电平的读取电压差(诸如(一个或多个)选择的存储器单元mc响应于处于预定读取电压差电平的读取电压差是否汲取单元电流icell或汲取多少单元电流icell)可以指示(一个或多个)选择的存储器单元mc正在存储的数据的逻辑值。为了产生读取电压差，电路被配置为在选择的字线上产生选择的字线电压vwl_sel(或以选择的字线电压vwl_sel偏置选择的字线)，并且在选择的位线上产生选择的位线电压vbl_sel(或以选择的位线电压vbl_sel偏置选择的位线)。
预定读取电压差电平可以是被配置用于读取存储在(一个或多个)选择的存储器单元mc中的数据的处于预定读取选择的字线电压电平vwl_rd的选择的字线电压vwl_sel与处于预定读取选择的位线电压电平vbl_rd的选择的位线电压vbl_sel之间的差。取决于存储器系统100的配置和/或用于存储器单元mc的存储器技术，读取电路可以被配置为产生读取选择的字线电压电平vwl_rd和读取选择的位线电压电平vbl_rd中较高的一个，以便产生相对于(一个或多个)选择的存储器单元mc的第一端子和第二端子具有预定极性的处于读取电压差电平的读取电压差。在本文描述的示例配置中，读取选择的字线电压电平vwl_rd高于读取选择的位线电压电平vbl_rd。换句话说，为了执行读取操作，与电路在选择的位线上产生的电压相比，电路被配置为在选择的字线上产生更高的电压，以便从(一个或多个)选择的存储器单元mc读取数据。其他配置也是可能的，包括其中读取选择的位线电压电平vbl_rd高于读取选择的字线电压电平vwl_rd的那些配置。
为了对(一个或多个)选择的存储器单元mc执行写入操作，电路可以在一段时间内施加写入或编程电压差，来以多个逻辑电平或值之一将数据写入或编程到(一个或多个)选择的存储器单元mc。对于其中(一个或多个)选择的存储器单元mc存储单个数据位的单个位配置，逻辑电平可以包括逻辑0值和逻辑1值。(一个或多个)选择的存储器单元mc如何响应编程电压差(诸如(一个或多个)选择的存储器单元如何传导单元电流icell)可以指示或确定(一个或多个)选择的存储器单元mc存储的数据的逻辑值。对于相变存储器，当电路想要将(一个或多个)选择的存储器单元mc编程为处于高电阻状态时，电路可以利用编程电压差偏置(一个或多个)选择的存储器单元mc，该编程电压差导致(一个或多个)选择的存储器单元mc传导单元电流icell，该单元电流icell的电流幅值具有快速后沿，并且当电路想要将(一个或多个)选择的存储器单元mc编程为处于低电阻状态时，电路可以利用编程电压差偏置(一个或多个)选择的存储器单元mc，该编程电压差导致(一个或多个)选择的存储器单元mc传导单元电流icell，该单元电流icell的幅值逐渐衰减，诸如在100ns内从70μa衰减至30μa。取决于实施方式，高电阻状态可以对应于逻辑0值，并且低电阻状态可以对应于逻辑1值，或者可替代地，高电阻状态可以对应于逻辑1值，并且低电阻状态可以对应于逻辑0值。与读取操作一样，为了产生编程电压差以执行写入操作，电路被配置为在选择的字线上产生选择的字线电压vwl_sel(或以选择的字线电压vwl_sel偏置选择的字线)，并在选择的位线上产生选择的位线电压vbl_sel(或以选择的位线电压vbl_sel偏置选择的位线)。
为了执行用于从(一个或多个)选择的存储器单元mc读取数据的读取操作或用于将数据编程到(一个或多个)选择的存储器单元mc的编程操作，字线电压发生器406被配置为在全局选择的字线节点gwl_sel处产生全局选择的字线电压vgwl_sel。可以沿着从全局选择的字线节点gwl_sel延伸到选择的字线的选择的字线(wl)路径414供应在全局选择的字线节点gwl_sel处产生的全局选择的字线电压bgwl_sel。选择的字线可以被配置为从选择的字线路径414接收全局选择的字线电压vgwl_sel和/或利用全局选择的字线电压vgwl_sel进行偏置，并且响应于全局选择的字线电压vgwl_sel，产生选择的字线电压vwl_sel和利用选择的字线电压vwl_sel偏置(一个或多个)选择的存储器单元mc。
如图4所示，选择的字线路径414可以从全局选择的字线节点gwl_sel延伸并延伸通过字线解码器402，以便连接和/或耦合到选择的字线。字线解码器402可以被配置为针对给定存储器操作或在给定存储器操作期间将全局选择的字线节点gwl_sel选择性地连接到任何一条字线。针对给定存储器操作，字线解码器402连接到全局选择的字线节点gwl_sel的字线是选择的字线。字线解码器402能够连接到全局选择的字线节点gwl_sel但针对给定存储器操作没有连接的其他字线是未选择的字线。
字线解码器402可以包括多个开关(例如，晶体管)，其导通和截止以将选择的全局字线节点gwl_sel选择性地连接到选择的字线，并且使选择的全局字线节点gwl_sel与其他字线选择性地断开连接。字线解码器402的开关可以具有各种配置中的任何一种。一些解码器配置利用单级(tier)开关，其中每条字线连接到单个开关，并且其中全局选择的字线电压vgwl_sel通过字线解码器402的单个开关传递以便到达选择的字线。其他解码器配置利用开关树或多级开关，其中导通和截止这些级中的开关的各种组合以便将全局选择的字线节点gwl_sel连接到给定选择的字线，并且全局选择的字线电压vgwl_sel通过字线解码器402的至少两个开关传递以便到达选择的字线。
对于给定读取或编程操作，被配置为处于导通和截止状态的开关的给定总体状态形成选择的字线路径414。在一些示例配置中，解码器控制器412被配置为将与选择的字线的字线地址相对应的字线地址控制信号wl_addr(其可以包括单个信号或多个信号)输出到字线解码器402。响应于接收到字线地址控制信号wl_addr，字线解码器402的开关被配置为处于对应于字线地址控制信号wl_addr的导通和截止状态，以形成从全局选择的字线节点gwl_sel到选择的字线的选择的字线路径414。在给定读取或编程操作期间，未电连接到全局字线节点gwl_sel和选择的字线路径414的那些字线是未选择的字线。
另外，选择的字线路径414可以包括具有相关联的电阻的字线可变电阻电路416，其贡献于选择的字线路径414的总电阻。字线可变电阻电路416被配置为将其相关联的电阻设置为多个电阻水平中的一个电阻水平，并且进一步被配置为将其相关联的电阻从一个电阻水平调节到多个电阻水平中的另一个电阻水平。多个电阻水平可以是离散的电阻水平，或者可替代地可以是从范围的最小电阻水平延伸到最大电阻水平的范围连续电阻水平。
字线可变电阻电路416可以被配置为响应于接收到从解码器控制器412输出的字线控制信号ctrl_wl来设置和/或调节其相关联的电阻。在一些示例配置中，字线可变电阻电路416将其相关联的电阻设置为的电阻水平与字线控制信号ctrl_wl的电平(诸如电压电平)相对应。另外，字线可变电阻电路416可以响应于字线控制信号ctrl_wl的电平的相应变化而将其相关联的电阻从第一电阻水平调节到第二电阻水平。在一些示例配置中，字线控制信号ctrl_wl可以是字线地址控制信号wl_addr的一部分或信号之一，尽管在其他配置中，字线控制信号ctrl_wl可以与字线地址控制信号wl_addr分开。
另外，对于一些示例配置，字线可变电阻电路416可以包括包含一个或多个晶体管的晶体管电路。作为选择的字线路径414的一部分，晶体管电路被配置为接收全局选择的字线电压vgwl_sel，并将选择的字线电压vgwl_sel传递到选择的字线。晶体管电路可以具有相关联的电阻，并且被配置为响应于接收到字线控制信号ctrl_wl来设置其相关联的电阻的电阻水平。在特定配置中，字线控制信号ctrl_wl包括一个或多个电压，并且晶体管电路被配置为接收一个或多个输入电压，并将其电阻设置为对应于和/或根据一个或多个输入电压的一个或多个电压电平的电阻水平。另外，晶体管电路可以被配置为响应于一个或多个输入电压的电压电平的变化来调节其电阻电路的电阻水平。
在特定示例配置中，晶体管电路包括一个或多个金属氧化物半导体场效应晶体管(mosfet)，其中一个或多个mosfet中的每个包括相应的栅极端子，栅极端子被配置为接收字线控制信号ctrl_wl的电压。在这种情况下，字线控制信号ctrl_wl的电压是施加到栅极端子的栅极电压。晶体管电路的相关联的电阻可以包括跨一个或多个mosfet的一个或多个漏极-源极端子对的漏极-源极电阻或漏极-源极电阻的组合。接收栅极电压的给定mosfet可以被配置为将漏极-源极电阻设置(诸如通过表现或提供)为处于取决于其正在接收的栅极电压的电压电平的电阻水平。特别地，给定mosfet的漏极-源极电阻可以取决于跨给定mosfet的栅极和源极端子的相关联的栅极-源极电压差的幅值。给定mosfet在跨其栅极和源极端子的栅极-源极电压差的幅值与其表现出的漏极-源极电阻之间可以具有大致相反的关系。因此，将栅极电压的电压电平调节为更接近源极电压的电压电平可以减小栅极-源极电压的幅值，这继而可以具有增加给定mosfet的漏极-源极电阻的效果。另外，将栅极电压的电压电平调节为进一步远离源极电压的电压电平可以增加栅极-源极电压的幅值，这继而可以具有减小给定mosfet的漏极-源极电阻的效果。
另外，对于其中晶体管电路包括一个或多个mosfet的示例配置，晶体管电路可以包括具有相关联的有效电压电平的有效栅极-源极电压。对于其中晶体管电路包括单个mosfet的配置，有效栅极-源极电压是单个mosfet的栅极-源极电压，并且相关联的有效电压电平是单个mosfet的栅极-源极电压的电压电平。另外，对于其中晶体管电路包括多个mosfet的配置，有效栅极-源极电压是或包括多个mosfet的栅极-源极电压的组合，并且相关联的有效电压电平是栅极-源极电压的电压电平的组合，诸如总和。
解码器控制器412可以被配置为设置和/或控制设置字线可变电阻电路416的相关联的电阻。特别地，解码器控制器412可以被配置为以一电平(诸如，电压电平)输出字线控制信号ctrl_wl，该电平设置和/或导致字线可变电阻电路416将其相关联的电阻设置为与字线控制信号ctrl_wl的电平相对应的电阻水平。另外，解码器控制器412可以被配置为通过调节其输出到字线可变电阻电路416的字线控制信号ctrl_wl的电平(诸如，电压电平)来调节相关联的电阻和/或控制相关联的电阻的调节。
对于其中字线可变电阻电路416包括或被配置为晶体管电路的配置，解码器控制器412可以操作或用作被配置为对晶体管电路进行偏置的偏置电路。解码器控制器412可以通过将字线控制信号ctrl_wl的一个或多个电压输出和/或施加到晶体管电路的一个或多个晶体管的一个或多个输入端子来偏置晶体管。在包括一个或多个mosfet的特定配置中，输入端子是栅极端子，并且解码器控制器412可以将字线控制信号ctrl_wl输出为偏置一个或多个mosfet的一个或多个栅极端子的一个或多个栅极电压。例如，在其中晶体管电路包括单个mosfet的情况下，解码器控制器412作为偏置电路，可以通过将一定电压电平的栅极电压施加到单个mosfet的栅极端子来设置和/或控制设置晶体管电路的相关联的电阻。另外，解码器控制器412可以通过调节其施加到单个mosfet的栅极端子的栅极电压的电压电平来调节字线可变电阻电路416的相关联的电阻。作为另一示例，在晶体管电路包括多个mosfet的情况下，解码器控制器412作为偏置电路，可以通过将处于相应的电压电平的多个栅极电压施加到多个mosfet的多个栅极端子来设置和/或控制字线可变电阻电路416的电阻。另外，解码器控制器412可以通过调节其施加到多个mosfet的栅极端子的多个栅极电压中的至少一个电压电平来调节字线可变电阻电路416的相关联的电阻。
另外，对于其中字线可变电阻电路416包括或被配置为晶体管电路的配置，解码器控制器412可以通过根据字线偏置设置对字线解码器402的晶体管电路进行偏置来操作或用作偏置电路。字线偏置设置可以包括、指示和/或指定施加到晶体管电路的一个或多个晶体管的一个或多个电压，以及施加到一个或多个晶体管的一个或多个电压的电压电平或多个电压电平。解码器控制器412可以通过利用处于字线偏置设置所指示或指定的一个或多个电压电平的一个或多个电压偏置晶体管电路的一个或多个晶体管来根据字线偏置设置偏置晶体管电路。另外，解码器控制器412作为偏置电路，可以被配置为利用不同的字线偏置设置(诸如，第一字线偏置设置和第二字线偏置设置)来偏置晶体管电路。第一字线偏置设置和第二字线偏置设置可以通过包括具有不同电压电平的至少一个电压而彼此不同。当解码器控制器412根据第一字线偏置设置来偏置晶体管电路时，解码器控制器412可以被配置为通过改变或调节施加到晶体管电路的至少一个电压的电压电平而切换到利用第二字线偏置设置来偏置晶体管电路。
如下面进一步详细描述的，在读取操作期间，字线可变电阻电路416可以被配置为至少部分地控制(诸如，通过最小化)(一个或多个)选择的存储器单元mc在被配置为处于特定状态(例如，低电阻状态)的情况下在导通时传导的存储器单元电流icell的电流尖峰或尖峰部分的宽度。为此，在读取操作期间，字线可变电阻电路416可以被配置为先于(一个或多个)选择的存储器单元mc导通或在(一个或多个)选择的存储器单元mc导通之前和/或先于(一个或多个)选择的存储器单元mc的导通时间或在(一个或多个)选择的存储器单元mc的导通时间之前，将其相关联的电阻设置为高电阻水平。字线可变电阻电路416可以被配置为在初始导通时段期间将其相关联的电阻保持或维持在高电阻水平，在该初始导通时段期间，(一个或多个)选择的存储器单元mc初始导通并传导存储器单元电流icell的电流尖峰。在出现电流尖峰的峰值之后，字线可变电阻电路416可以被配置为将其相关联的电阻从高电阻水平调节到低电阻水平，其中低电阻水平低于高电阻水平。在一些示例配置中，解码器控制器412被配置为通过改变字线控制信号ctrl_wl的电平来实现从高电阻水平到低电阻水平的改变。
当(一个或多个)选择的存储器单元mc被配置为处于特定状态以在初始导通时传导电流尖峰时，与将字线可变电阻电路416的相关联的电阻设置为低电阻水平的情况下电流尖峰将具有的宽度相比，在电流尖峰期间将字线可变电阻电路416的相关联的电阻设置为高电阻水平可以导致电流尖峰具有最小化和/或减小的宽度。然而，在出现电流尖峰的峰值之后，与将字线可变电阻电路416保持在高电阻水平的情况相比，将字线可变电阻电路416设置为低电阻电路可以有利地加速感测电路410可以确定存储在(一个或多个)选择的存储器单元mc中的数据的逻辑值的时间，诸如，通过允许全局选择的字线电压vgwl_sel更快减小到跳变(trip)电压电平vtrp以下。附加地或可替代地，与高电阻水平相比，通过在电流尖峰的峰值出现之后将字线可变电阻电路416设置为处于低电阻水平，可以向选择的字线路径414提供处于较低电阻的更优化的电阻水平，用于对(一个或多个)选择的存储器单元mc的后续编程操作。
图5示出了图4的字线可变电阻电路416的示例配置的电路图。在图5的示例配置中，字线可变电阻电路416被配置为p沟道mosfet，被称为pmos晶体管m1。如图5所示，pmos晶体管m1具有的漏极和源极端子耦合到选择的字线路径414。pmos晶体管m1可以是解码器控制器412被配置为将其导通以将全局选择的字线节点gwl_sel电连接到选择的字线的开关之一。尽管在图5中未示出，但是对于字线解码器402的一些示例配置，可以在pmos晶体管m1的源极端子与全局选择的字线节点gwl_sel之间的选择的字线路径414中和/或在pmos晶体管m1的漏极端子与选择的字线之间的选择的字线路径414中设置一个或多个其他开关(例如，晶体管)。在其他示例配置中，源极端子可以直接连接到全局选择的字线节点gwl_sel和/或漏极端子可以直接连接到选择的位线。
pmos晶体管m1可以被配置为导通和截止。当导通时，pmos晶体管m1可以在其漏极和源极端子之间形成导电路径，以允许一定量的电流在其漏极和源极端子之间流动，并且继而从其源极端子到其漏极端子朝向选择的字线传递全局选择的字线电压vgwl_sel的至少一部分。另外，当截止时，pmos晶体管m1可能不会在其漏极和源极端子之间形成导电路径，并且继而通常可能是开路，其不会从其源极端子到其漏极端子朝向选择的字线传递全局选择的字线电压vgwl_sel。
pmos晶体管m1可以包括被配置为接收pmos栅极电压vgpt的栅极端子，该pmos栅极电压可以是参考图4描述的字线控制信号ctrl_wl的电压。pmos晶体管m1可以被配置为响应于接收到pmos栅极电压vgpt而导通和截止。pmos晶体管m1是导通还是截止取决于pmos栅极电压vgpt的电压电平。特别地，pmos晶体管m1可以具有相关联的阈值电压vtp。示例相关联的阈值电压可以是0.5v，尽管其他电压电平也是可能的。当pmos栅极电压vgpt的电压电平提供的跨pmos晶体管m1的栅极和源极端子的栅极-源极电压幅值小于相关联的阈值电压vtp时，pmos晶体管m1截止。当pmos栅极电压vgpt的电压电平提供的跨pmos晶体管m1的栅极和源极端子的栅极-源极电压幅值大于或等于相关联的阈值电压vtp时，pmos晶体管m1导通。
解码器控制器412被配置为通过控制和/或设置pmos栅极电压vgpt的电压电平来控制pmos晶体管m1的导通和截止。通常，解码器控制器412通过增加pmos栅极电压vgpt的电压电平来减小跨pmos晶体管m1的栅极和源极端子的栅极-源极电压幅值，并且通过减小pmos栅极电压vgpt的电压电平来增加跨pmos晶体管m1的栅极和源极端子的栅极-源极电压幅值。另外，解码器控制器412可以产生处于特定电压电平的pmos栅极电压vgpt，该特定电压电平提供处于相关联的阈值电压电平vtp的pmos晶体管m1的栅极-源极电压。解码器控制器412产生pmos栅极电压vgpt的特定电压电平越低，pmos晶体管m1的栅极-源极电压的幅值越大。另外，解码器控制器412产生pmos栅极电压vgpt的特定电压电平越高，pmos晶体管m1的栅极-源极电压的幅值越低。因此，解码器控制器412可以被配置为减小pmos栅极电压vgpt的电压电平以增加栅极-源极电压的幅值，并且可以被配置为增加pmos栅极电压vgpt的电压电平以减小栅极-源极电压的幅值。
另外，pmos晶体管m1可以跨其漏极和源极端子具有相关联的漏极-源极电阻rdsp。对于其中字线可变电阻电路416被配置为pmos晶体管m1的配置，字线可变电阻电路416的相关联的电阻是pmos晶体管m1的漏极-源极电阻rdsp。pmos晶体管m1可以在其漏极-源极电阻rdsp和其栅极-源极电压之间具有相反关系。也就是说，栅极-源极电压的幅值越大，其漏极-源极电阻rdsp的电阻水平越小，并且栅极-源极电压的幅值越小，其漏极-源极电阻rdsp的电阻水平越大。
如前所述，对于其中字线可变电阻电路416被实现为包括一个或多个mosfet的晶体管电路的配置，晶体管电路可以具有有效栅极-源极电压。对于图5的单个晶体管配置，晶体管电路的有效栅极-源极电压是pmos晶体管m1的栅极-源极电压，并且有效栅极-源极电压的电压电平是pmos晶体管m1的栅极-源极电压的电压电平。
在用于从(一个或多个)选择的存储器单元mc(图4)读取数据的读取操作期间，在导通时间之前，解码器控制器412可以产生处于第一电压电平的pmos栅极电压vgpt，该第一电压电平将栅极-源极电压设置为降低的电压电平，这继而将漏极-源极电阻rdsp设置为高或增加的电阻水平。解码器控制器412可以在初始导通时间段期间将pmos栅极电压vgpt维持为处于第一电平，在初始导通时间段中，如果(一个或多个)选择的存储器单元mc被编程为处于特定状态(诸如，低电阻状态)，则(一个或多个)选择的存储器单元mc传导存储器单元电流icell的电流尖峰。通过在初始导通时间段期间将pmos栅极电压vgpt维持为处于第一电平，在(一个或多个)选择的存储器单元mc正在传导电流尖峰的初始导通时段期间，pmos晶体管m1具有的栅极-源极电压处于降低的电压电平，并且其漏极-源极电阻rdsp被设置为处于高或增加的电阻水平。在初始导通时间段的结束时，解码器控制器412可以开始将pmos栅极电压vgpt从第一电压电平减小到第二电压电平，这继而将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsp减小到低或减小的电阻水平。
解码器控制器412产生pmos栅极电压vgpt的第一电压电平可以提供处于降低的电压电平的pmos晶体管m1的栅极-源极电压，该降低的电压电平被配置为减小存储器单元电流icell的电流尖峰的宽度。相对于在在初始导通时间段期间解码器控制器412产生处于第二电平的pmos栅极电压vgpt使得栅极-源极电压处于增加的电压电平并且漏极-源极电阻rdsp处于低或减小的电阻水平的情况下(一个或多个)选择的存储器单元mc将传导的电流尖峰的宽度，该宽度被降低。
初始导通时间段可以在与(一个或多个)选择的存储器单元mc相关联的后续事件发生的时间之前结束。后续事件可以是感测结果检测事件，此时感测电路410产生和/或输出指示存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平的感测结果信号sr。当初始导通时间段结束时，与解码器控制器412维持处于第一电压电平的pmos栅极电压vgpt，并且继而栅极-源极电压处于降低的电平并且漏极-源极电阻rdsp处于高或增加的电阻水平相比，pmos栅极电压vgpt减小，并且继而栅极-源极电压增加到增加的电压电平，并且漏极-源极电阻rdsp减小到低或减小的电阻水平，允许全局选择的字线电压vgwl_sel以更快的速率减小，并且继而感测结果检测事件更早发生。后续事件的开始可以在足够持续时间的“超时”之后开始，诸如以确保如果(一个或多个)选择的存储器单元mc处于低电阻状态，则(一个或多个)选择的存储器单元mc已导通并且所产生的电流尖峰已经消散。然后，解码器控制器412可以通过减小pmos栅极电压vgpt以便增加栅极-源极电压电平来减小增加的电阻。
附加地或可替代地，与(一个或多个)选择的存储器单元mc相关联的后续事件可以是写入操作。其中电路可以执行读取操作以从(一个或多个)选择的存储器单元mc读取数据并且随后紧接着执行写入操作以将数据编程到(一个或多个)选择的存储器单元mc中的示例存储器操作可以是读取-修改-写入操作。在写入操作期间，选择的字线可以在至少一部分写入时段内利用处于足够高的电压电平的选择的字线电压vwl_sel偏置(一个或多个)选择的存储器单元mc以导致(一个或多个)选择的存储器单元mc在写入时段的该部分内传导期望的一定量的电流，以便用于被配置为处于特定状态(例如，低电阻或高电阻状态)的(一个或多个)选择的存储器单元mc将数据存储在期望的逻辑电平。具有处于降低的电压电平的栅极-源极电压和增加的漏极-源极电阻rdsp的pmos晶体管m1，虽然适合于在初始导通时间段期间最小化电流尖峰的宽度，但可能会提供太大的电压降和/或提供太高的漏极-源极电阻rdsp，以不能确保在写入时段期间选择的字线电压vwl_sel处于足够高的电压电平和/或(一个或多个)选择的存储器单元mc传导期望的一定量的单元电流。因此，当初始导通时间段结束时，减小pmos栅极电压vgpt，并且继而将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsp减小到低或减小的电阻水平，可以允许pmos晶体管m1两端的较小的电压降和/或允许较大量的电流流过pmos晶体管m1，以便更好地确保在写入时段期间选择的字线利用足够高的选择的字线电压vwl_sel偏置(一个或多个)选择的存储器单元mc和/或(一个或多个)选择的存储器单元mc能够传导足够大的单元电流。
解码器控制器412可以被配置为产生处于相关联的最大电压电平和处于相关联的最小电压电平的pmos栅极电压vgpt。解码器控制器412可以被配置为产生处于最大电压电平的pmos栅极电压vgpt以截止pmos晶体管m1。当产生处于最大电压电平的pmos栅极电压vgpt时，pmos晶体管m1可以具有处于最小电压电平的栅极-源极电压和处于最大电阻水平的漏极-源极电阻rdsp。因此，当利用处于最大电压电平的pmos栅极电压偏置栅极端子时，pmos晶体管m1的源极端子和漏极端子之间的导电路径具有最小电导和/或最大电阻。当产生处于最小电压电平的pmos栅极电压vgpt时，pmos晶体管m1可以具有处于最大电压电平的栅极-源极电压和处于最小水平的漏极-源极电阻rdsp。当利用处于最小电压电平的pmos栅极电压vgpt偏置时，pmos晶体管m1被称为完全导通，因为其源极和漏极端子之间的导电路径具有最大电导和/或最小电阻。
在一些示例配置中，最大和最小电压电平可以对应于和/或等于最大和最小电压供应电平，其产生用于存储器操作的最大或轨-轨电压摆幅。取决于存储器配置，存储器管芯104可以将不同的最大和最小电压电平用于读取和写入操作。附加地或可替代地，最大和最小电压电平可以取决于pmos晶体管m1的存储器技术。可以用于pmos晶体管m1的两种类型的晶体管包括三阱晶体管和非三阱晶体管。在一种特定类型的三阱晶体管中，选择字线为高的晶体管的最小pmos栅极电压电平为4.5v，并且最大pmos栅极电压电平为9v。在一种特定类型的非三阱晶体管中，最小pmos栅极电压电平为0v，并且最大pmos栅极电压电平为8v。这些电压电平值仅是示例性的，并且施加到pmos晶体管m1的其他最小和最大栅极电压电平是可能的。
在至少一些示例配置中，pmos栅极电压vgpt的第一电压电平将pmos晶体管m1的栅极-源极电压设置为降低的电压电平，并且将漏极-源极电阻rdsp设置为高或增加的电阻水平，该第一电压电平是最大电压电平和最小电压电平之间的中间电压电平。在特定的示例配置中，第一电压电平大于(低于最大电压电平且大于最小电压的)相关联的阈值电压vtp。在使用非三阱pmos晶体管的一个示例配置中，在最大电压电平为8v，最小电压电平为0v，并且阈值电压vtp为0.5v的情况下，pmos栅极电压的第一电压电平为4.5v。在使用三阱pmos晶体管的另一个示例配置中，在最大电压为9v，最小电压为4.5v，并且阈值电压为0.5v的情况下，pmos栅极电压的第一电压电平为6v。这些电压电平仅是示例性的，并且大于(低于最大电压电平且大于最小电压电平的)阈值电压vtp的其他电压电平也是可能的。
当利用处于最大电压电平和最小电压电平之间的中间电压电平的pmos栅极电压vgpt偏置pmos晶体管m1时，可以认为pmos晶体管m1部分导通，因为其源极和漏极端子之间的导电路径可以在最大和最小电导值和/或电阻值之间，并且一些非零量的电流可以流过pmos晶体管m1。
另外，在一些示例配置中，pmos栅极电压vgpt的第二电压电平将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsp减小到低或减小的电阻水平，该第二电压电平可以是最小电压电平，使得pmos晶体管m1的栅极-源极电压具有最大幅值电平，并且漏极和源极端子之间的漏极-源极电阻rdsp具有最小水平。在其他示例配置中，第二电平大于最小电压电平，但是仍然低于第一电压电平，并且提供增加的栅极-源极电压电平和/或减小的漏极-源极电阻水平。
如前所述，与(一个或多个)选择的存储器单元mc相关联的一个或多个后续事件可以在初始导通时间段之后发生，后续事件包括感测结果检测事件和写入操作。第二电压电平可以是后续事件发生或开始时的pmos栅极电压的电平。在一些示例配置中，可以存在多个第二电压电平，因为当感测结果检测事件发生时pmos栅极电压vgpt处于的第二电压电平可以不同于(例如，高于)当写入操作开始时pmos栅极电压vgpt处于的第二电压电平。作为示例说明，在初始导通时间段的结束时，解码器控制器412可以开始将pmos栅极电压vgpt从第一电压电平降低。当感测结果检测事件发生时，解码器控制器412可以以低于第一电压电平的给定电压电平来产生pmos栅极电压vgpt，并且解码器控制器412可以继续减小pmos栅极电压vgpt的电平，使得在写入时段开始的较晚时间，pmos栅极电压vgpt处于的电压电平低于第一电压电平和在感测结果检测事件时pmos栅极电压vgpt处于的给定电压电平两者。在其他配置中，第二电压电平可以是在感测结果检测事件发生时所达到的单个电压电平，并且解码器控制器412可以被配置为从感测结果检测事件经过至少一部分写入时段将pmos栅极电压vgpt维持在第二电压电平。在任一情况下，解码器控制器412可以被配置为在单元电流icell的尖峰部分的峰值之后并且在与(一个或多个)选择的存储器单元mc相关联的至少一个后续事件发生之前的某个时间开始减小pmos栅极电压vgpt，使得与传导电流尖峰的初始导通时间段期间具有的电压电平和电阻水平相比，在后续事件发生时，pmos晶体管m1具有的栅极-源极电压具有较高的电压电平，并且漏极-源极电阻具有较低的电阻水平。
附加地或可替代地，对于至少一些示例配置，解码器控制器412可以将pmos栅极电压vgpt从第一电压电平减小到第二电压电平，使得在与(一个或多个)选择的存储器单元mc相关联的后续事件发生时，漏极-源极电阻rdsp至少经历电阻水平的最小变化(例如，最小减小)。在一些示例配置中，电阻水平的变化可以在千欧姆(kω)的数量级，诸如至少1kω。在特定示例配置中，作为非限制性示例，电阻水平的变化可以是几万欧姆量级(诸如大于10kω、20kω或30kω)的减小。
返回参考图4，另外，为了执行用于从(一个或多个)选择的存储器单元mc读取数据的读取操作或用于将数据编程到(一个或多个)选择的存储器单元mc的编程操作，位线电压发生器408被配置为在全局选择的位线节点gwb_sel处产生全局选择的位线电压vgbl_sel。可以沿着从全局选择的位线节点gbl_sel延伸到选择的位线的选择的位线(bl)路径417供应在全局选择的位线节点gbl_sel处产生的全局选择的位线电压vgbl_sel。选择的位线可以被配置为从选择的位线路径417接收全局选择的位线电压vgbl_sel和/或利用全局选择的位线电压vgbl_sel进行偏置，并且响应于全局选择的位线电压vgbl_sel产生选择的位线电压vbl_sel并利用选择的位线电压vbl_sel偏置(一个或多个)选择的存储器单元mc。
如图4所示，选择的位线路径417可以从全局选择的位线节点gbl_sel延伸并延伸通过位线解码器404，以便连接和/或耦合到选择的位线。位线解码器404可以被配置为针对给定存储器操作或在给定存储器操作期间将全局选择的位线节点gbl_sel选择性地连接到任何一条位线。针对给定存储器操作，位线解码器406将其连接到全局选择的位线节点gbl_sel的位线是选择的位线。位线解码器404能够将其连接到全局选择的位线节点gbl_sel但是针对给定存储器操作没有连接的其他位线是未选择的位线。
与字线解码器402相似，位线解码器404可以包括多个开关(例如，晶体管)，其导通和截止以将选择的全局位线节点gbl_sel选择性地连接到选择的位线并且将选择的全局位线节点gbl_sel与其他未选择的位线选择性地断开连接。如先前针对字线解码器402所述，位线解码器404的开关可以具有各种配置中的任何一种，诸如单级配置或多级配置。取决于位线解码器404的配置，全局选择的位线电压vgbl_sel可以通过位线解码器404的一个或多个开关传递，以便到达选择的位线。
对于给定读取或编程操作，被配置为处于导通和截止状态的开关的给定总体状态形成选择的位线路径417。在一些示例配置中，解码器控制器412被配置为将与选择的位线的位线地址相对应的位线地址控制信号bl_addr(其可以包括单个信号或多个信号)输出到位线解码器404。响应于接收到位线地址控制信号bl_addr，位线解码器404的开关被配置为处于对应于位线地址控制信号bl_addr的导通和截止状态，以形成从全局选择的位线节点gbl_sel到选择的位线的选择的位线路径417。在给定读取或编程操作期间，未电连接到全局位线节点gbl_sel和选择的位线路径417的那些位线是未选择的位线。
另外，选择的位线路径417可以包括具有相关联的电阻的位线可变电阻电路418，其贡献于选择的位线路径417的总电阻。位线可变电阻电路418被配置为将其相关联的电阻设置为多个电阻水平中的一个电阻水平，并且进一步被配置为将其相关联的电阻从一个电阻水平调节到多个电阻水平中的另一个电阻水平。多个电阻水平可以是离散的电阻水平，或者可替代地可以是从范围的最小电阻水平延伸到最大电阻水平的范围连续电阻水平。
位线可变电阻电路418可以被配置为响应于接收到从解码器控制器412输出的位线控制信号ctrl_bl来设置和/或调节其相关联的电阻。在一些示例配置中，位线可变电阻电路418将其相关联的电阻设置为的电阻水平与位线控制信号ctrl_bl的电平(诸如电压电平)相对应。另外，位线可变电阻电路418可以响应于位线控制信号ctrl_bl的电平的相应变化而将其相关联的电阻从第一电阻水平调节到第二电阻水平。在一些示例配置中，位线控制信号ctrl_bl可以是位线地址控制信号bl_addr的一部分或信号之一，尽管在其他配置中，位线控制信号ctrl_bl可以与位线地址控制信号bl_addr分开。
另外，对于一些示例配置，位线可变电阻电路418可以包括包含一个或多个晶体管的晶体管电路。作为选择的位线路径417的一部分，晶体管电路被配置为接收全局选择的位线电压vgbl_sel，并且将选择的位线电压vgbl_sel传递到选择的位线。晶体管电路可以具有相关联的电阻，并且被配置为响应于接收到位线控制信号ctrl_bl来设置其相关联的电阻的电阻水平。在特定配置中，位线控制信号ctrl_bl包括一个或多个电压，并且晶体管电路被配置为将其电阻设置为对应于和/或根据一个或多个电压的一个或多个电压电平的电阻水平。另外，晶体管电路可以被配置为响应于一个或多个电压的电压电平的变化来调节其电阻电路的电阻水平。
在特定示例配置中，晶体管电路包括一个或多个mosfet，其中一个或多个mosfet中的每个包括相应的栅极端子，栅极端子被配置为接收位线控制信号ctrl_bl的电压。在这种情况下，位线控制信号ctrl_bl的电压是施加到栅极端子的栅极电压。晶体管电路的相关联的电阻可以包括跨一个或多个mosfet的一个或多个漏极-源极端子对的漏极-源极电阻或漏极-源极电阻的组合。接收栅极电压的给定mosfet可以被配置为将漏极-源极电阻设置(例如通过表现或提供)为处于取决于其正在接收的栅极电压的电压电平的电阻水平。特别地，给定mosfet的漏极-源极电阻可以取决于跨给定mosfet的栅极和源极端子的相关联的栅极-源极电压差的幅值。给定mosfet在跨其栅极和源极端子的栅极-源极电压差的幅值与其表现出的漏极-源极电阻之间可能具有大致相反的关系。因此，将栅极电压的电压电平调节为更接近源极电压的电压电平可以减小栅极-源极电压的幅值，这继而可以具有增加给定mosfet的漏极-源极电阻的效果。另外，将栅极电压的电压电平调节为进一步远离源极电压的电压电平可以增加栅极-源极电压的幅值，这继而可以具有减小给定mosfet的漏极-源极电阻的效果。
另外，对于其中晶体管电路包括一个或多个mosfet的示例配置，晶体管电路可以包括具有相关联的有效电压电平的有效栅极-源极电压。对于其中晶体管电路包括单个mosfet的配置，有效栅极-源极电压是单个mosfet的栅极-源极电压，并且相关联的有效电压电平是单个mosfet的栅极-源极电压的电压电平。另外，对于其中晶体管电路包括多个mosfet的配置，有效栅极-源极电压是或包括多个mosfet的栅极-源极电压的组合，并且相关联的有效电压电平是栅极-源极电压的电压电平的组合，诸如总和。
解码器控制器412可以被配置为设置和/或控制设置位线可变电阻电路418的相关联的电阻。特别地，解码器控制器412可以被配置为以一电平(诸如，电压电平)输出位线控制信号ctrl_bl，该电平设置和/或导致位线可变电阻电路418将其相关联的电阻设置为与位线控制信号ctrl_bl的电平相对应的电阻水平。另外，解码器控制器412可以被配置为通过调节其输出到位线可变电阻电路418的位线控制信号ctrl_bl的电平(诸如，电压电平)来调节相关联的电阻和/或控制相关联的电阻的调节。
对于其中位线可变电阻电路418包括或被配置为晶体管电路的配置，解码器控制器412可以操作或用作被配置为对晶体管电路进行偏置的偏置电路。解码器控制器412可以通过将位线控制信号ctrl_bl的一个或多个电压输出和/或施加到晶体管电路的一个或多个晶体管的一个或多个输入端子来偏置晶体管。在包括一个或多个mosfet的特定配置中，输入端子是栅极端子，并且解码器控制器412可以将位线控制信号ctrl_bl输出为偏置一个或多个mosfet的一个或多个栅极端子的一个或多个栅极电压。例如，在其中晶体管电路包括单个mosfet的情况下，解码器控制器412作为偏置电路，可以通过将一定电压电平的栅极电压施加到单个mosfet的栅极端子来设置和/或控制设置晶体管电路的相关联的电阻。另外，解码器控制器412可以通过调节其施加到单个mosfet的栅极端子的栅极电压的电压电平来调节位线可变电阻电路418的相关联的电阻。作为另一示例，在晶体管电路包括多个mosfet的情况下，解码器控制器412作为偏置电路，可以通过将处于相应的电压电平的多个栅极电压施加到多个mosfet的多个栅极端子来设置和/或控制位线可变电阻电路418的电阻。另外，解码器控制器412可以通过调节其施加到多个mosfet的栅极端子的多个栅极电压中的至少一个电压电平来调节位线可变电阻电路418的相关联的电阻。
另外，对于其中位线可变电阻电路418包括或被配置为晶体管电路的配置，解码器控制器412可以通过根据位线偏置设置对位线解码器404的晶体管电路进行偏置来操作或用作偏置电路。位线偏置设置可以包括、指示和/或指定施加到晶体管电路的一个或多个晶体管的一个或多个电压，以及施加到一个或多个晶体管的一个或多个电压的电压电平或多个电压电平。解码器控制器412可以通过利用处于位线偏置设置所指示或指定的一个或多个电压电平的一个或多个电压偏置晶体管电路的一个或多个晶体管来根据位线偏置设置偏置晶体管电路。另外，解码器控制器412作为偏置电路，可以被配置为利用不同的位线偏置设置(诸如，第一位线偏置设置和第二位线偏置设置)来偏置晶体管电路。第一位线偏置设置和第二位线偏置设置可以通过包括具有不同电压电平的至少一个电压而彼此不同。当解码器控制器412根据第一位线偏置设置来偏置晶体管电路时，解码器控制器412可以被配置为通过改变或调节施加到晶体管电路的至少一个电压的电压电平而切换到利用第二位线偏置设置来偏置晶体管电路。
如下面进一步详细描述的，在读取操作期间，位线可变电阻电路418可以被配置为至少部分地控制(诸如，通过最小化)(一个或多个)选择的存储器单元mc在被配置为处于特定状态(诸如，低电阻状态)的情况下在导通时传导的存储器单元电流icell的电流尖峰或尖峰部分的宽度。为此，在读取操作期间，位线可变电阻电路418可以被配置为先于(一个或多个)选择的存储器单元mc导通或在(一个或多个)选择的存储器单元mc导通之前和/或先于(一个或多个)选择的存储器单元mc的导通时间或在(一个或多个)选择的存储器单元mc的导通时间之前，将其相关联的电阻设置为高电阻水平。位线可变电阻电路418可以被配置为在初始导通时段期间将其相关联的电阻保持或维持在高电阻水平，在该初始导通时段期间，(一个或多个)选择的存储器单元mc初始导通并传导存储器单元电流icell的电流尖峰。在出现电流尖峰的峰值之后，位线可变电阻电路418可以被配置为将其相关联的电阻从高电阻水平调节到低电阻水平，其中低电阻水平低于高电阻水平。在一些示例配置中，解码器控制器412被配置为通过改变位线控制信号ctrl_bl的电平来实现从高电阻水平到低电阻水平的改变。
当(一个或多个)选择的存储器单元mc被配置为处于特定状态以在初始导通时传导电流尖峰时，与在将位线可变电阻电路418的相关联的电阻设置为低电阻水平的情况下电流尖峰将具有的宽度相比，在电流尖峰期间将位线可变电阻电路418的相关联的电阻设置为高电阻水平可以导致电流尖峰具有最小化和/或减小的宽度。然而，在出现电流尖峰的峰值之后，与在将位线可变电阻电路418保持在高电阻水平的情况相比，将位线可变电阻电路418设置为低电阻电路可以有利地加速感测电路410可以确定存储在(一个或多个)选择的存储器单元mc中的数据的逻辑值的时间，诸如，通过允许全局选择的位线电压vgbl_sel更快地减小到跳变电压电平vtrp以下。附加地或可替代地，与高电阻水平相比，通过在电流尖峰的峰值出现之后将位线可变电阻电路418设置为处于低电阻水平，可以向选择的位线路径417提供更优化的电阻水平，用于对(一个或多个)选择的存储器单元mc的后续编程操作。
图6示出了图4的位线可变电阻电路418的示例配置的电路图。在图6的示例配置中，位线可变电阻电路418被配置为n沟道mosfet，被称为nmos晶体管n1。如图6所示，nmos晶体管n1具有的漏极和源极端子耦合到选择的位线路径417。nmos晶体管n1可以是解码器控制器412被配置为将其导通以将全局选择的位线节点gbl_sel电连接到选择的位线的开关之一。尽管在图6中未示出，但是对于位线解码器404的一些示例配置，可以在nmos晶体管n1的源极端子与全局选择的位线节点gbl_sel之间的选择的位线路径417中和/或在nmos晶体管n1的漏极端子与选择的位线之间的选择的位线路径417中设置一个或多个其他开关(例如，晶体管)。在其他示例配置中，源极端子可以直接连接到全局选择的位线节点gbl_sel和/或漏极端子可以直接连接到选择的位线。
nmos晶体管n1可以被配置为导通和截止。当导通时，nmos晶体管n1可以在其漏极和源极端子之间形成导电路径，以允许一定量的电流在其漏极和源极端子之间流动，并且继而从其源极端子到其漏极端子朝向选择的位线传递全局选择的位线电压vgbl_sel的至少一部分。另外，当截止时，nmos晶体管n1可能不在其漏极和源极端子之间形成导电路径，并继而通常可能是开路，其不从其源极端子到其漏极端子朝向选择的位线传递全局选择的位线电压vgbl_sel。
nmos晶体管n1可以包括被配置为接收nmos栅极电压vgnt的栅极端子，该nmos栅极电压可以是参考图4描述的位线控制信号ctrl_bl的电压。nmos晶体管n1可以被配置为响应于接收到nmos栅极电压vgnt而导通和截止。nmos晶体管n1是导通还是截止取决于nmos栅极电压vgnt的电压电平。特别地，nmos晶体管n1可以具有相关联的阈值电压vtn。示例相关联的阈值电压可以是0.5v，尽管其他电压电平也是可能的。当nmos栅极电压vgnt的电压电平跨nmos晶体管n1的栅极和源极端子提供的栅极-源极电压幅值小于相关联的阈值电压vtn时，nmos晶体管n1截止。当nmos栅极电压vgnt的电压电平跨nmos晶体管n1的栅极和源极端子提供的栅极-源极电压幅值大于或等于相关联的阈值电压vtn时，nmos晶体管n1导通。
解码器控制器412被配置为通过控制和/或设置nmos栅极电压vgnt的电压电平来控制nmos晶体管n1的导通和截止。通常，解码器控制器412通过减小nmos栅极电压vgnt的电压电平来减小跨nmos晶体管n1的栅极和源极端子的栅极-源极电压幅值，并且通过增加nmos栅极电压vgnt的电压电平来增加跨nmos晶体管n1的栅极和源极端子的栅极-源极电压幅值。另外，解码器控制器412可以产生处于特定电压电平的nmos栅极电压vgnt，该特定电压电平提供处于相关联的阈值电压电平vtn的nmos晶体管n1的栅极-源极电压。解码器控制器412产生nmos栅极电压vgnt的特定电压电平越低，nmos晶体管n1的栅极-源极电压的幅值越低。另外，解码器控制器412产生nmos栅极电压vgnt的特定电压电平越高，nmos晶体管n1的栅极-源极电压的幅值越高。因此，解码器控制器412可以被配置为减小nmos栅极电压vgnt的电压电平以减小栅极-源极电压的幅值，并且可以被配置为增加nmos栅极电压vgnt的电压电平以增加栅极-源极电压的幅值。
另外，nmos晶体管n1可以跨其漏极和源极端子具有相关联的漏极-源极电阻rdsn。对于其中位线可变电阻电路418被配置为nmos晶体管n1的配置，位线可变电阻电路418的相关联的电阻是nmos晶体管n1的漏极-源极电阻rdsn。nmos晶体管n1可以在其漏极-源极电阻rdsn和其栅极-源极电压之间具有相反关系。也就是说，栅极-源极电压的幅值越大，其漏极-源极电阻rdsn的电阻水平越小，并且栅极-源极电压的幅值越小，其漏极-源极电阻rdsn的电阻水平越大。
如前所述，对于其中位线可变电阻电路418被实现为包括一个或多个mosfet的晶体管电路的配置，晶体管电路可以具有有效栅极-源极电压。对于图6的单个晶体管配置，晶体管电路的有效栅极-源极电压是nmos晶体管n1的栅极-源极电压，并且有效栅极-源极电压的电压电平是nmos晶体管n1的栅极-源极电压的电压电平。
在用于从(一个或多个)选择的存储器单元mc(图4)读取数据的读取操作期间，在导通时间之前，解码器控制器412可以产生处于第一电压电平的nmos栅极电压vgnt，该第一电压电平将栅极-源极电压设置为降低的电压电平，这继而将漏极-源极电阻rdsn设置为高或增加的电阻水平。解码器控制器412可以在初始导通时间段期间将nmos栅极电压vgnt维持为处于第一电平，在初始导通时间段中，如果(一个或多个)选择的存储器单元mc被编程为处于特定状态(诸如，低电阻状态)，则(一个或多个)选择的存储器单元mc传导存储器单元电流icell的电流尖峰。通过在初始导通时间段期间将nmos栅极电压vgnt维持为处于第一电平，在(一个或多个)选择的存储器单元mc正在传导电流尖峰的初始导通时段期间，nmos晶体管n1具有的栅极-源极电压处于降低的电压电平，并且其漏极-源极电阻rdsn被设置为处于高或增加的电阻水平。在初始导通时间段的结束时，解码器控制器412可以开始将nmos栅极电压vgnt从第一电压电平增加到第二电压电平，这继而将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsn减小到低或减小的电阻水平。
解码器控制器412产生nmos栅极电压vgnt的第一电压电平可以提供处于降低的电压电平的nmos晶体管n1的栅极-源极电压，该降低的电压电平被配置为减小存储器单元电流icell的电流尖峰的宽度。相对于在初始导通时间段期间解码器控制器412产生处于第二电平的nmos栅极电压vgnt使得栅极-源极电压处于增加的电压电平并且漏极-源极电阻rdsn处于低或减小的电阻水平的情况下(一个或多个)选择的存储器单元mc将传导的电流尖峰的宽度，该宽度被降低。
初始导通时间段可以在与(一个或多个)选择的存储器单元mc相关联的后续事件发生的时间之前结束。后续事件可以是感测结果检测事件，此时感测电路410产生和/或输出指示存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平的感测结果信号sr。当初始导通时间段结束时，与解码器控制器412维持处于第一电压电平的nmos栅极电压vgnt，并且继而栅极-源极电压处于降低的电平并且漏极-源极电阻rdsn处于高或增加的电阻水平相比，nmos栅极电压vgnt增加，并且继而栅极-源极电压增加到增加的电压电平并且漏极-源极电阻rdsn减小到低或减小的电阻水平，允许全局选择的字线电压vgwl_sel以更快的速率减小，并且继而感测结果检测事件更早发生。
附加地或可替代地，与(一个或多个)选择的存储器单元mc相关联的后续事件可以是写入操作，诸如作为读取-修改-写入操作的一部分，如前所述。在写入操作期间，选择的位线可以利用选择的位线电压偏置(一个或多个)选择的存储器单元mc以允许(一个或多个)选择的存储器单元mc在写入时段的一部分内传导期望的一定量的电流，以便用于被配置为处于特定状态(例如，低电阻或高电阻状态)的(一个或多个)选择的存储器单元mc以期望的逻辑电平存储数据。具有处于降低的电压电平的栅极-源极电压和增加的漏极-源极电阻rdsn的nmos晶体管n1，虽然适合于在初始导通时间段期间最小化电流尖峰的宽度，但在写入时段期间可能提供太大的电压降和/或提供太高的漏极-源极电阻rdsn，以不能确保(一个或多个)选择的存储器单元mc传导期望的一定量的单元电流。因此，当初始导通时间段结束时，增加nmos栅极电压vgnt，并且继而将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsn减小到低或减小的电阻水平，可以允许nmos晶体管n1两端的较小的电压降和/或允许较大量的电流流过nmos晶体管n1，以便更好地确保(一个或多个)选择的存储器单元mc能够在写入时段期间传导足够大的单元电流。
解码器控制器412可以被配置为产生处于相关联的最大电压电平和相关联的最小电压电平的nmos栅极电压vgnt。解码器控制器412可以被配置为产生处于最小电压电平的nmos栅极电压vgnt以截止nmos晶体管n1。当产生处于最小电压电平的nmos栅极电压vgnt时，nmos晶体管n1可以具有处于最小电压电平的栅极-源极电压和处于最大电阻水平的漏极-源极电阻rdsn。因此，当利用处于最小电压电平的nmos栅极电压偏置栅极端子时，nmos晶体管n1的源极端子和漏极端子之间的导电路径具有最小电导和/或最大电阻。当产生处于最大电压电平的nmos栅极电压vgnt时，nmos晶体管n1可以具有处于最大电压电平的栅极-源极电压和处于最小水平的漏极-源极电阻rdsn。当利用处于最大电压电平的nmos栅极电压vgnt偏置时，nmos晶体管n1被称为完全导通，因为其源极和漏极端子之间的导电路径具有最大电导和/或最小电阻。
在一些示例配置中，最大和最小电压电平可以对应于和/或等于最大和最小电压供应电平，其产生用于存储器操作的最大或轨-轨电压摆幅。取决于存储器配置，存储器管芯104可以将不同的最大和最小电压电平用于读取和写入操作。附加地或可替代地，最大和最小电压电平可以取决于nmos晶体管n1的存储器技术。类似于参考图5描述的pmos晶体管m1，可以用于nmos晶体管n1的两种类型的晶体管包括三阱晶体管和非三阱晶体管。在一种特定类型的三阱晶体管中，最小nmos栅极电压电平为0v，并且最大nmos栅极电压电平为4.5v。在一种特定类型的非三阱晶体管中，最小nmos栅极电压电平为0v，并且最大pmos栅极电压电平为8v。这些电压电平值仅是示例性的，并且施加到nmos晶体管n1的其他最小和最大栅极电压电平是可能的。
在一些示例配置中，nmos栅极电压vgnt的第一电压电平将nmos晶体管n1的栅极-源极电压设置为降低的电压电平，并且将漏极-源极电阻rdsn设置为高或增加的电阻水平，该第一电压电平是最大电压电平和最小电压电平之间的中间电压电平。在特定的示例配置中，第一电压电平大于(高于最小电压电平且小于最大电压电平的)相关联的阈值电压vtp。在使用非三阱nmos晶体管的一个示例配置中，在最大电压电平为8v，最小电压电平为0v，并且阈值电压vtp为0.5v的情况下，nmos栅极电压的第一电压电平为2v。在使用三阱nmos晶体管的另一个示例配置中，在最大电压为9v，最小电压为4.5v，并且阈值电压为0.5v的情况下，nmos栅极电压的第一电压电平为2.25v。这些电压电平仅是示例性的，并且大于(高于最小电压电平且小于最大电压电平的)阈值电压vtn的其他电压电平是可能的。
当利用处于最大电压电平和最小电压电平之间的中间电压电平的nmos栅极电压vgnt偏置nmos晶体管n1时，可以认为nmos晶体管n1部分导通，因为其源极和漏极端子之间的导电路径可以在最大和最小电导值和/或电阻值之间，并且一些非零量的电流可以流过nmos晶体管n1。
在其他示例配置中，nmos栅极电压vgnt的第一电压电平可以是使nmos晶体管n1截止的最小电压电平，从而使nmos晶体管有效地“浮置”在选择的位线路径417中。然而，在至少一些配置中，将第一电压电平设置为最小电压电平以截止nmos晶体管n1可能会导致(一个或多个)选择的存储器单元mc在其导通后传导的单元电流icell量过小，这可能导致(一个或多个)选择的存储器单元mc在导通和截止之间振荡或切换，并且这继而可能不利地影响(一个或多个)选择的存储器单元mc的耐久性。相反，对于解码器控制器412而言，可能有利的是产生处于中间电压电平的nmos栅极电压vgnt，使得nmos晶体管n1被部分导通以便允许(一个或多个)选择的存储器单元mc至少传导最小的大量单元电流icell，以防止(一个或多个)选择的存储器单元mc截止。
另外，在一些示例配置中，nmos栅极电压vgnt的第二电压电平将栅极-源极电压增加到增加的电压电平，并且将漏极-源极电阻rdsn减小到低或减小的电阻水平，第二电压电平可以是最大电压电平，使得nmos晶体管n1的栅极-源极电压具有最大幅值电平，并且漏极和源极端子之间的漏极-源极电阻rdsn具有最小水平。在其他示例配置中，第二电平低于最大电压电平，但是仍然高于第一电压电平，并且提供增加的栅极-源极电压电平和/或减小的漏极-源极电阻水平。
与参考图5描述的pmos晶体管配置一样，nmos栅极电压vgnt的第二电压电平可以是与(一个或多个)选择的存储器单元mc相关联的后续事件发生或开始时的nmos栅极电压vgnt的电平。在一些示例配置中，可以存在多个第二电压电平，因为当感测结果检测事件发生时nmos栅极电压vgnt处于的第二电压电平可以不同于(例如，低于)写入操作开始时nmos栅极电压vgnt处于的第二电压电平。作为示例说明，在初始导通时间段的结束时，解码器控制器412可以开始将nmos栅极电压vgnt从第一电压电平增加。当感测结果检测事件发生时，解码器控制器412可以以高于第一电压电平的给定电压电平来产生nmos栅极电压vgnt，并且解码器控制器412可以继续增加nmos栅极电压vgnt的电平，使得在写入时段开始的较晚时间，nmos栅极电压vgnt处于的电压电平高于第一电压电平和感测结果检测事件时nmos栅极电压vgnt处于的给定电压电平两者。在其他配置中，第二电压电平可以是在感测结果检测事件发生时所达到的单个电压电平，并且解码器控制器412可以被配置为从感测结果检测事件到至少一部分写入时段将nmos栅极电压vgnt维持在第二电压电平。在任一情况下，解码器控制器412可以被配置为在单元电流icell的尖峰部分的峰值之后并且在与(一个或多个)选择的存储器单元mc相关联的至少一个后续事件发生之前的某个时间开始增加nmos栅极电压vgnt，使得在后续事件发生时，与传导电流尖峰的初始导通时间段期间具有的电压电平和电阻水平相比，nmos晶体管n1具有的栅极-源极电压具有较高的电压电平，并且漏极-源极电阻具有较低的电阻水平。
附加地或可替代地，对于至少一些示例配置，解码器控制器412可以将nmos栅极电压vgnt从第一电压电平增加到第二电压电平，使得在与(一个或多个)选择的存储器单元mc相关联的后续事件发生时，漏极-源极电阻rdsn至少经历电阻水平的最小变化(例如，最小减小)。在一些示例配置中，电阻水平的变化可以在千欧姆(kω)的数量级，诸如至少1kω。在特定示例配置中，作为非限制性示例，电阻水平的变化可以是4kω或5kω量级的减小。
现在将参照图4至图7描述用于从(一个或多个)选择的存储器单元mc读取数据的示例读取操作，然后是用于将数据写入(一个或多个)选择的存储器单元mc的示例写入操作。图7示出了在示例读取和写入操作期间利用图4的示例读取电路产生的某些信号和电压的时序图。该时序图还示出了在读取和写入操作过程期间作为时间的函数的单元电流icell。对于时序图的读取操作部分，单元电流icell的波形可以指示(一个或多个)选择的存储器单元mc被编程为处于以下状态时可以汲取的单元电流icell：该状态导致选择的存储器单元在利用处于预定读取电压差电平的读取电压差偏置时传导处于大于零或大于漏电流的幅值电平的单元电流icell。示例存储器技术可以是pcm或reram或其他类似的两端子和/或电阻存储器技术，其中存储器单元的存储器元件被编程为处于低电阻状态，使得当预定读取电压差电平超过存储器元件和选择元件的总阈值电压时，(一个或多个)选择的存储器单元mc通过初始传导存储器单元电流icell的电流尖峰或尖峰部分702做出响应，该存储器单元电流icell冲高到峰值，并且然后在读取操作的剩余持续时间衰减下降到相对稳定的非零量。对于时序图的写入操作部分，单元电流icell的波形可以指示(一个或多个)选择的存储器单元mc在利用写入电压差偏置时可以汲取的单元电流icell，该写入电压差导致(一个或多个)选择的存储器单元mc传导具有快速后沿的单元电流icell，例如以便将(一个或多个)选择的存储器单元mc编程为高电阻状态。
另外，利用图5的被配置为pmos晶体管m1的字线可变电阻电路416和利用图6的被配置为nmos晶体管n1的位线可变电阻电路418来描述参考图7描述的示例读取和写入操作。因此，图7示出了作为pmos栅极电压vgpt施加到字线可变电阻电路416的字线控制信号ctrl_wl和作为nmos栅极电阻电压vgnt施加到位线可变电阻电路416的位线控制信号ctrl_bl。另外，参考被配置为非三阱晶体管的pmos晶体管m1和nmos晶体管n1来描述pmos栅极电压vgpt和nmos栅极电压vgnt，然而，类似的电压波形可以适用于使用三阱晶体管的配置。
另外，示例读取操作被描述为在四个时段上执行，包括位线设置时段、字线设置时段、存储器单元响应时段和感测时段。将示例读取操作分成各个时段的其他方式也是可能的。同样，在读取操作之后的写入操作被示为在读取操作的感测时段之后的写入时段期间发生。
在读取操作的开始时(在位线设置时段的开始之前)，用于执行读取操作的电路可以处于待机模式，并且位线解码器404将读取操作涉及或与读取操作相关联的位线设置为预定未选择的位线电平vblu，并且字线解码器402将读取操作涉及或与读取操作相关联的字线设置为预定未选择的字线电平vwlu。另外，在图7所示的示例读取操作中，在位线设置时段的开始之前，解码器控制器412可以初始输出处于最小栅极电压电平vgmin的pmos栅极电压vgpt，这完全导通pmos晶体管m1。对于三阱技术，解码器控制器412可以可替代地输出处于最大电压电平vgmax的pmos栅极电压vgpt以截止pmos晶体管m1。该差异是由于解码器控制器412被配置为在待机期间保持非三阱pmos晶体管导通，而解码器控制器412被配置为在待机期间保持三阱pmos晶体管截止。另外，在位线设置时段的开始之前，解码器控制器412可以初始输出处于最大电压电平vgmax的nmos栅极电压，以完全导通nmos晶体管n1。
在位线设置时段中，位线解码器404将选择的位线的选择的位线电压vbl_sel设置或初始设置为预定读取选择的位线电压电平vbl_rd。为此，在位线设置时段的开始时或初始部分中，位线电压发生器408可以通过将选择的位线电压vbl_sel从未选择的位线电平vblu转变到读取选择的位线电压电平vbl_rd来将选择的位线电压vbl_sel驱动为低到读取选择的位线电压电平vbl_rd。在nmos晶体管n1完全导通的情况下，选择的电流路径416可以将处于读取选择的位线电压电平vbl_rd的选择的位线电压vbl_sel供应到选择的位线，这继而可以导致选择的位线将选择的位线电压vgbl_sel的电压电平从未选择的位线电平vblu相应地减小到读取选择的位线电压电平vbl_rd。
在字线设置时段中，字线解码器402将选择的字线的选择的字线电压vwl_sel设置为预定读取选择的字线电压电平vwl_rd。为此，在字线设置时段的开始时，字线电压发生器406可以激活并开始将全局选择的字线电压vgwl_sel从未选择的字线电平vwlu增加到读取选择的字线电压电平vwl_rd。选择的字线路径414可以将选择的字线电压vgwl_sel供应到选择的字线，这可以导致选择的字线电压vwl_sel开始从未选择的字线电平vwlu增加到读取选择的字线电压电平vwl_rd。如图7所示，相对于全局选择的字线电压vgwl_sel开始从未选择的字线电平vwlu增加时，选择的字线电压vwl_sel可以以一定的延迟量开始从未选择的字线电平vwlu增加。该延迟可能是由于直到全局选择的字线电压vwl_sel是高于pmos栅极电压vgpt的电压电平的阈值电压电平为止，选择的字线电压vwl_sel才开始增加。下面进一步详细描述选择的字线电压vwl_sel开始增加的延迟。另外，如图7所示，尽管有延迟，但是全局选择的字线电压vgwl_sel和选择的字线电压vwl_sel可以大约同时达到或增加到读取选择的字线电压电平vwl_rd，从而标记字线设置时段的结束。
当选择的字线电压vwl_sel达到读取选择的字线电压电平vwl_rd时，(一个或多个)选择的存储器单元mc两端的相应读取电压差可以处于预定读取电压差电平，这可以开始存储器单元响应时段。存储器单元响应时段是响应于(一个或多个)选择的存储器单元mc两端的读取电压差处于预定读取电压差电平，(一个或多个)选择的存储器单元mc以某种方式表现或响应的时段。特别地，如果(一个或多个)选择的存储器单元mc被编程为处于高电阻状态，则处于预定读取电压差电平的读取电压差可以低于(一个或多个)选择的存储器单元mc的总阈值电压。在这种情况下，在存储器单元响应时段的开始时和/或期间，(一个或多个)选择的存储器单元mc可以保持截止，并且没有存储器单元电流icell可以流过(一个或多个)选择的存储器单元mc。可替代地，如果(一个或多个)选择的存储器单元mc被编程为处于低电阻状态，则处于预定读取电压差电平的读取电压差可以超过(一个或多个)选择的存储器单元mc的总阈值电压。在这种情况下，在存储器单元响应时段的开始时，(一个或多个)选择的存储器单元mc可以导通或触发。在图7的时序图中示出了后一种情况，其中(一个或多个)选择的存储器单元mc处于低电阻状态并且导通。
更详细地，在(一个或多个)选择的存储器单元mc被编程为处于低电阻状态时并且在存储器单元响应时段的开始时导通的情况下，(一个或多个)选择的存储器单元mc可以立即或快速汲取或传导相对大量的存储器单元电流icell。除非另外说明，否则当(一个或多个)选择的存储器单元mc初始导通或触发时，(一个或多个)选择的存储器单元mc传导电流尖峰(或尖峰部分)702，该电流尖峰是存储器单元电流icell在幅值上从零或基本上为零冲高到峰值电流量的瞬时时间段上的电流幅值。在达到电流尖峰702的峰值后，通过(一个或多个)选择的存储器单元mc的存储器单元电流icell的幅值在存储器单元响应时段中开始减小或衰减，直到存储器单元电流icell的幅值达到相对稳定衰减电平为止。当(一个或多个)选择的存储器单元mc初始导通时，存储器单元电流icell冲高的部分可以被称为存储器单元电流icell的尖峰部分702，并且存储器单元电流icell从尖峰部分的尖峰电平衰减到稳定衰减电平的部分可以被称为存储器单元电流icell的衰减部分704。在下面进一步详细描述存储器单元电流icell的尖峰部分702和衰减部分704。
另外，如图4所示，感测电路410可以耦合到全局选择的字线节点gwl_sel，并且被配置为感测、检测和/或接收全局选择的字线电压vwl_sel。在存储器单元响应时段的结束时，读取操作可以转变到感测时段，在此期间，感测电路410可以被配置为感测或检测全局选择的字线电压vwl_sel的电压电平，或者以其他方式使用全局选择的字线电压vwl_sel来识别存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平。响应于该识别，感测电路410可以被配置为输出指示存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平的感测结果信号sr。感测电路410可以被配置为将感测结果信号sr输出到感测控制器414或位于存储器管芯104上或存储器管芯104外部的另一电路组件。
在感测时段中，为了识别存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平，感测电路410可以被配置为将全局选择的字线电压vgwl_sel的电压电平与跳变电压电平vtrp进行比较。为了将全局选择的字线电压vgwl_sel的电压电平与跳变电压电平vtrp进行比较，感测电路410可以被配置为根据全局选择的字线电压vgwl_sel的电压电平是高于还是低于跳变电压电平vtrp而做出不同的响应。例如，在感测时段中，在全局选择的字线电压vgwl_sel高于跳变电压电平vtrp的情况下，则感测电路410可以被配置为将感测结果信号sr的电平(例如，电压电平)维持为处于第一(例如，高)电平。另一方面，在全局选择的字线电压vgwl_sel低于跳变电压vtrp的情况下，感测电路410可以被配置为将感测结果信号sr的电平从第一电平降低到第二(低)电平。处于第一(高)电平的感测结果信号sr可以指示存储在(一个或多个)选择的存储器单元mc中的数据的第一逻辑电平或值，并且处于第二(低)电平的感测结果信号sr可以指示存储在(一个或多个)选择的存储器单元mc中的数据的不同于第一逻辑电平的第二逻辑电平或值。
在感测时段的开始时，全局选择的字线电压vgwl_sel的电压电平是高于还是低于跳变电平可以取决于在存储器单元响应时段的开始时，响应于处于预定读取电压差电平的读取电压差，(一个或多个)选择的存储器单元mc是导通还是保持截止。在(一个或多个)选择的存储器单元mc被编程为处于高电阻状态的情况下，则(一个或多个)选择的存储器单元mc可以保持截止，并且作为响应，阻止了汲取存储器单元电流icell。在存储器单元响应时段期间(一个或多个)选择的存储器单元mc保持截止的情况下，全局选择的字线电压的电压电平可以保持处于相对恒定的电平或减小相对小的量，使得在感测时段的开始时其高于跳变电平vtrp。
另一方面，在(一个或多个)选择的存储器单元mc被编程为处于低电阻状态的情况下，则(一个或多个)选择的存储器单元mc可以导通(或触发)，并且作为响应，汲取存储器单元电流icell，如前所述。当(一个或多个)选择的存储器单元mc导通时，(一个或多个)选择的存储器单元mc被配置为传导的存储器单元电流icell的量可以导致从全局选择的字线节点gwl_sel吸收一定量的电流，与(一个或多个)选择的存储器单元mc没有导通相比，这继而可以导致全局选择的字线电压vgwl_sel的电压电平减小。尽管全局选择的字线电压vgwl_sel可能不会以接近由于全局选择的字线节点gwl_sel和字线解码器402提供的有效电容引起的选择的字线电压vwl_sel的电压电平下降的快速率减小，但是，在感测时段的开始时，全局选择的字线电压vgwl_sel可以减小到跳变电压电平vtrp以下。
图7进一步示出了在感测时段之后的写入时段期间执行的写入操作。在写入时段的开始时，字线电压发生器406可以将全局选择的字线电压vgwl_sel增加到编程选择的字线电压电平vwl_pg，并且与(一个或多个)选择的存储器单元mc在感测时段期间传导的相对稳定衰减量相比，(一个或多个)选择的存储器单元mc可以开始传导增加量的单元电流icell。作为示例，(一个或多个)选择的存储器单元mc在感测时段期间传导的相对稳定衰减量可以在约30-40微安培(μa)的范围内，并且在写入时段的开始时，(一个或多个)选择的存储器单元mc传导的单元电流量icell可以在约100-110μa的范围内。另外，在图7所示的示例写入操作中，在写入时段的结束时，字线电压发生器406和位线电压发生器408将全局选择的字线电压vgwl_sel和全局选择的位线电压vgbl_sel迅速移动到大约相同的电压电平，使得(一个或多个)选择的存储器单元mc两端的电压为0v。电压电平的这种迅速移动导致(一个或多个)选择的存储器单元mc迅速停止传导电流，这被称为存储器单元电流icell的快速后沿。传导从大约100μa到0μa的存储器单元电流的快速后沿的(一个或多个)选择的存储器单元mc可以将(一个或多个)选择的存储器单元mc编程为处于高电阻状态。
返回参考读取操作，当(一个或多个)选择的存储器单元mc被编程为处于低电阻状态时，在存储器单元响应时段的开始时，(一个或多个)选择的存储器单元mc可以在初始导通时传导单元电流icell的电流尖峰702，如前所述。标记存储器单元响应时段的开始的时间可以被称为导通时间，并且在图7中示出为发生在时间t2。可以认为电流尖峰702是瞬时发生的，并且在达到峰值幅值后，单元电流可以开始朝向相对稳定衰减电平衰减下降。电流尖峰的宽度可以是衰减部分704衰减下降到预定电流电平ipdt的持续时间。
在一些示例读取操作中，可以在读取操作的开始时和/或在位线设置时段之前将nmos栅极电压vgnt初始设置为处于最大栅极电压电平vgmax，并且在读取操作的持续时间内保持处于最大栅极电压电平vgmax。类似地，可以在读取操作的开始时和/或在位线设置时段之前将pmos栅极电压vgpt初始设置为处于最小栅极电压电平vgmin，并在读取操作的持续时间内保持处于最小栅极电压电平vgmin。
如前所述，处于最大电压电平vgmax的nmos栅极电压vgnt可以将nmos晶体管n1配置为具有最小电阻。类似地，处于最小电压电平vgmin的pmos栅极电压vgpt可以将pmos晶体管m1配置为具有最小电阻。当(一个或多个)选择的存储器单元mc导通并传导电流尖峰702时，将pmos晶体管m1和nmos晶体管n1配置为使其相应的电阻被设置为最小电阻水平，可以导致电流尖峰702具有的宽度可能足够大以具有导致读取干扰或错误写入的增加可能性。
为了减小可能性，在利用处于最大栅极电压电平vgmax的nmos栅极电压vgnt偏置nmos晶体管n1的栅极端子以将选择的位线电压vbl_sel向下驱动到读取选择的位线电压电平vbl_rd之后，在时间t2处的导通时间之前的时间t1处，解码器控制器412可以将nmos栅极电压vgnt从最大栅极电压电平vgmax减小到nmos尖峰控制栅极电压电平vgscn。nmos尖峰控制栅极电压电平vgscn可以对应于nmos栅极电压vgnt的第一电压电平，并且继而对应于处于降低的电平的栅极-源极电压和处于高或增加的电阻水平的漏极-源极电阻rdsn，如先前参考图6所述。在一些示例配置中，nmos尖峰控制栅极电压电平vgscn可以是最大栅极电压电平vgmax和最小栅极电压电平vgmin之间的中间电压。在其他示例配置中，nmos尖峰控制栅极电压电平vgscn是使nmos晶体管n1截止并使nmos晶体管n1浮置在选择的位线路径417中的最小栅极电压电平vgmin。
另外，在导通时间之前的时间t1处，解码器控制器412可以将pmos栅极电压vgpt从最小栅极电压vgmax增加到pmos尖峰控制栅极电压vgscn。pmos尖峰控制栅极电压vgscn可以对应于pmos栅极电压vgpt的第一电压电平，并且继而对应于处于降低的电平的栅极-源极电压和处于高或增加的电阻水平的漏极-源极电阻rdsp，如先前参考图5所述。另外，pmos尖峰控制栅极电压vgscn可以是最大电压电平vgmax和最小电压电平vgmin之间的中间电压电平。
解码器控制器412可以被配置为在字线设置时段期间和贯穿初始导通时间段将pmos栅极电压vgpt保持为处于pmos尖峰控制栅极电压vgscp，并且将nmos栅极电压vgnt保持为处于nmos尖峰控制栅极电压vgscn，该初始导通时间段可以视为存储器单元响应时段的子时段。初始导通时间段可以在时间t2处的导通时间处开始，并且可以在存储器单元电流icell衰减下降到阈值电平时的后续时间t3处结束。在一些配置中，后续时间t3可以是解码器控制器412被配置为识别为初始导通时间段的结束的预定时间，而与单元电流icell是否实际上衰减下降到阈值电平无关。
与pmos栅极电压vgpt和nmos栅极电压vgnt分别将它们的栅极电压保持为处于最小栅极电压电平vgmin和最大栅极电压电平vgmax相比，将pmos栅极电压vgpt和nmos栅极电压vgnt设置为它们相应的pmos尖峰控制栅极电压电平vgscp和nmos尖峰控制栅极电压电平vgscn可以分别在选择的字线路径414和选择的位线路径417中提供增加的电阻，这继而可以降低电流尖峰702的宽度。这继而可以降低或最小化电流尖峰702产生读取干扰或错误写入的可能性。
图7的时序图示出了在相同的时间t1处，pmos栅极电压vgpt和nmos栅极电压vgnt改变为它们相应的pmos尖峰控制栅极电压电平vgscp和nmos尖峰控制栅极电压电平vgscn。在其他示例配置中，pmos栅极电压vgpt和nmos栅极电压vgnt可以在不同时间改变。然而，无论pmos栅极电压vgpt和nmos栅极电压vgnt是同时还是在不同时间改变为它们相应的pmos尖峰控制栅极电压电平vgscp和nmos尖峰控制栅极电压电平vgscn，可能有利的是栅极电压在字线设置时段开始并且全局选择的字线电压vgwl_sel开始朝向读取选择的字线电压电平vwl_rd增加之前改变，使得(一个或多个)选择的存储器单元mc不会在pmos晶体管m1和nmos晶体管n1被设置为其高电阻水平之前导通并传导电流尖峰。
另外，尽管图7示出了pmos栅极电压vgpt和nmos栅极电压vgnt均改变为它们相应的pmos尖峰控制栅极电压电平vgscp和nmos尖峰控制栅极电压电平vgscn，但是在其他示例配置中，仅栅极电压之一可以改变。也就是说，对于其他示例配置，解码器控制器412可以设置pmos栅极电压vgpt和nmos栅极电压vgnt，使得pmos栅极电压vgpt可以在导通时间之前改变为pmos尖峰控制栅极电压电平vgscp，而nmos栅极电压vgnt保持处于最大栅极电压电平vgmax，或者nmos栅极电压vgnt可以在导通时间之前改变为nmos尖峰控制栅极电压电平vgscn，而pmos栅极电压vgpt保持处于最小栅极电压电平vgmin。
另外，如前所述，在字线设置时段中开始从未选择的字线电压电平vwlu增加时，选择的字线电压vwl_sel可能经历一定量的延迟。特别地，选择的字线电压vwl_sel可能不会开始增加，直到全局选择的字线电压vgwl_sel增加到高于处于pmos尖峰控制栅极电压电平vgscp的pmos栅极电压vgpt的阈值电压电平为止。因此，pmos尖峰控制栅极电压电平vgscp越高，延迟越长，并且字线设置时段越长，并且导通时间发生越长。因此，将pmos栅极电压vgpt设置为pmos尖峰控制栅极电压电平vgscp可以提供折衷，因为字线设置时段被延长以产生降低电流尖峰702的宽度的栅极偏置。
此外，响应于在时间t3处的初始导通时间段的结束，解码器控制器412可以被配置为将nmos栅极电压vgnt从nmos尖峰控制栅极电压电平vgscn增加回到最大栅极电压电平vgmax，以便降低nmos晶体管n1的漏极-源极电阻水平rdsn。另外，解码器控制器412可以被配置为将pmos栅极电压vgpt从pmos尖峰控制栅极电压电平vgscp减小回到最小栅极电压电平vgmin，以便降低pmos晶体管m1的漏极-源极电阻水平rdsp。
与nmos栅极电压和pmos栅极电压保持处于其相应的尖峰控制栅极电压电平vgscn、vgscp相比，改变nmos栅极电压vgnt和pmos栅极电压vgpt可以允许更快地发生感测结果检测事件。图7示出了在由感测电路410输出的感测结果信号sr下降到跳变电压电平vtrp以下并且继而电压电平下降时的时间t4处发生的感测结果检测事件。感测结果检测事件可以将时间标记为何时电路(诸如，图2b的感测控制器或逻辑控制电路154)可以采样或识别感测结果信号sr的电压电平，以确定存储在(一个或多个)选择的存储器单元mc中的数据的逻辑电平。在图7所示的示例读取操作中，nmos栅极电压vgnt被示出为以比pmos栅极电压vgpt减小到最小栅极电压电平vgmin的速率快得多的速率增加到最大栅极电压电平vgmax。pmos栅极电压vgpt可以以期望速率减小，相比于在pmos栅极电压vgpt保持处于pmos尖峰控制栅极电压电平vgscp的情况，该期望速率的减小允许更快地发生感测结果检测事件(例如，全局选择的字线电压vgwl_sel下降到跳变电压电平vtrp以下)，但pmos栅极电压vgpt不会减小得太快，使得在存储器单元电流icell仍在衰减时不允许过多量的单元电流icell通过(一个或多个)选择的存储器单元mc。
另外，如前所述，在写入时段期间，(一个或多个)选择的存储器单元mc可以传导一定电流量或近似一定电流量的单元电流，该电流量大于(一个或多个)选择的存储器单元mc在存储器单元响应时段和感测时段期间传导的量。通过在写入时段的开始时将nmos栅极电压vgnt增加到最大栅极电压电平vgmax并且将pmos栅极电压vgpt减小到最小栅极电压电平vgmin，pmos晶体管m1和nmos晶体管n1可以被配置为具有低电阻水平，该低电阻水平比高电阻水平更适合于偏置选择的字线和位线并允许一定电流量在写入时段期间流过(一个或多个)选择的存储器单元mc。
图8是图4的字线可变电阻电路416的另一示例配置的电路示意图。与图5的配置类似，字线可变电阻电路416被配置为晶体管电路。然而，代替图5中的单个pmos晶体管配置，图8中的配置包括彼此并联连接的两个pmos晶体管m1、m2。第一pmos晶体管m1被配置为从解码器控制器412接收第一pmos栅极电压vgpt1，并且第二pmos晶体管m2被配置为从解码器控制器412接收第二pmos栅极电压vgpt2。第一pmos晶体管m1可以被最佳地设定尺寸(诸如通过具有最佳栅极宽度)以用于最小化电流尖峰702的宽度，并且第二pmos晶体管m2可以被最佳地设定尺寸(诸如通过具有最佳栅极宽度)以用于写入操作。因此，第二pmos晶体管m2可以具有比第一pmos晶体管更大的尺寸(诸如更大的栅极宽度)。图8的晶体管电路的有效栅极-源极电压可以包括第一pmos晶体管和第二pmos晶体管的栅极-源极电压的组合(诸如，总和)。
图10示出了施加到第一pmos晶体管m1的栅极端子的栅极电压vgpt1和施加到第二pmos晶体管m2的栅极端子的栅极电压vgpt2的示例时序图。为了清楚起见，省略了与图7的时序图共有的其他电压和电流波形。如图10所示，施加到第一pmos晶体管m1的pmos栅极电压vgpt1总是保持处于最小栅极电压电平vgmin，以在读取和写入操作的过程期间保持第一pmos晶体管m1完全导通。然而，在导通时间之前的时间t1处，解码器控制器412可以输出处于最大栅极电压电平vgmax的第二pmos栅极电压vgpt2，以截止第二pmos晶体管m2，这是为初始导通时段之后的事件而优化的。将第二pmos栅极电压vgpt2设置为最大栅极电压电平vgmax可以将晶体管电路的有效栅极-源极电压提供为具有降低的电平，并且将两个pmos晶体管m1、m2的有效或等效电阻提供为具有增加的电阻水平。随后，响应于在时间t3处的初始导通时间段结束，解码器控制器412可以开始将第二pmos栅极电压vgpt2减小回到最小栅极电压电平vgmin以导通第二pmos晶体管m2，这继而可以将有效栅极-源极电压增加到增加的电平，并减小两个pmos晶体管m1、m2的有效或等效电阻。
图9是图4的位线可变电阻电路418的另一示例配置的电路示意图。与图6的配置类似，位线可变电阻电路418被配置为晶体管电路。然而，代替图6中的单个nmos晶体管配置，图9中的配置包括彼此并联连接的两个nmos晶体管n1、n2。第一nmos晶体管n1被配置为从解码器控制器412接收第一nmos栅极电压vgnt1，并且第二nmos晶体管m2被配置为从解码器控制器412接收第二nmos栅极电压vgnt2。第一nmos晶体管n1可以被最佳地设定尺寸(诸如通过具有最佳栅极宽度)以用于最小化电流尖峰702的宽度，并且第二nmos晶体管n2可以被最佳地设定尺寸(诸如通过具有最佳栅极宽度)以用于写入操作。因此，第二nmos晶体管n2可以具有比第一nmos晶体管n2更大的尺寸(诸如更大的栅极宽度)。图9的晶体管电路的有效栅极-源极电压可以包括第一nmos晶体管和第二nmos晶体管的栅极-源极电压的组合(诸如，总和)。
返回参考图10，施加到第一nmos晶体管n1的nmos栅极电压vgnt1总是保持处于最大栅极电压电平vgmax，以在读取和写入操作的过程期间保持第一nmos晶体管n1完全导通。然而，在导通时间之前的时间t1处，解码器控制器412可以输出处于最小栅极电压电平vgmin的第二nmos栅极电压vgnt2，以截止第二nmos晶体管n2，这是为初始导通时段之后的事件而优化的。将第二nmos栅极电压vgnt2设置为最小栅极电压电平vgmin可以将晶体管电路的有效栅极-源极电压提供为具有降低的电平，并且将两个nmos晶体管n1、n2的有效电阻提供为具有增加的电阻水平。随后，响应于在时间t3处的初始导通时间段结束，解码器控制器412可以开始将第二nmos栅极电压vgnt2增加回到最大栅极电压电平vgmax以导通第二nmos晶体管n2，这继而可以将有效栅极-源极电压增加到增加的电平，并且减小两个nmos晶体管n1、n2的有效或等效电阻。
在各个实施例中，用于在用于从存储器单元读取数据的读取操作期间供应电压以偏置存储器单元的装置可以包括将全局选择的字线电压vgwl_sel供应到选择的字线的选择的字线路径414，或将全局选择的位线电压vgbl_sel供应到选择的位线的选择的位线路径417等。其他实施例可以包括用于供应电压以偏置存储器单元的类似或等效装置。
在各种实施例中，用于将电阻设置为高电阻水平的装置可以包括单个pmos晶体管m1(图5)、并联连接的两个pmos晶体管m1、m2(图8)、单个nmos晶体管n1(图6)、或并联连接的两个nmos晶体管n1、n2(图9)、解码器控制器412等、其他逻辑硬件和/或存储在计算机可读介质上的可执行代码。其他实施例可以包括用于将电阻设置为高电阻水平的类似或等效装置。
在各种实施例中，用于将电阻改变为低电阻水平的装置可以包括单个pmos晶体管m1(图5)、并联连接的两个pmos晶体管m1、m2(图8)、单个nmos晶体管n1(图6)、或并联连接的两个nmos晶体管n1、n2(图9)、解码器控制器412等、其他逻辑硬件和/或存储在计算机可读介质上的可执行代码。其他实施例可以包括用于将电阻设置为高电阻水平的类似或等效装置。
旨在将前述详细描述理解为对本发明可以采用的选择的形式的说明，而不是对本发明的限定。仅随附权利要求书(包括所有等同物)旨在限定所要求保护的发明的范围。最后，应注意，本文所述的任何优选实施例的任何方面可以单独使用或彼此组合使用。
1.一种电路，其包括：
存储器阵列，其包括多个存储器单元；
路径，其被配置为供应电压以偏置所述多个存储器单元中的存储器单元，其中，所述路径包括：
可变电阻电路，其被配置为：
先于所述存储器单元导通，将相关联的电阻设置为高电阻水平；并且
响应于初始导通时间段的结束时间，将所述相关联的电阻从所述高电阻水平调节到低电阻水平。
2.根据权利要求1所述的电路，其中所述可变电阻电路包括晶体管，所述晶体管被配置为：
接收输入电压；并且
响应于接收到所述输入电压，将所述相关联的电阻设置为所述高电阻水平。
3.根据权利要求2所述的电路，其中所述晶体管被配置为响应于所述输入电压的电压电平的变化，将所述相关联的电阻从所述高电阻水平调节到所述低电阻水平。
4.根据权利要求2所述的电路，其中所述晶体管被配置为响应于接收到处于中间电压电平的所述输入电压，将所述相关联的电阻设置为所述高电阻水平。
5.根据权利要求2所述的电路，其中所述晶体管被配置为响应于接收到处于最小电压电平的所述输入电压，将所述相关联的电阻设置为所述高电阻水平。
6.根据权利要求2所述的电路，其进一步包括包含所述晶体管的字线解码器。
7.根据权利要求2所述的电路，其进一步包括包含所述晶体管的位线解码器。
8.根据权利要求1所述的电路，其中所述路径包括第一路径，所述电压包括第一电压，所述可变电阻电路包括第一可变电阻电路，所述相关联的电阻包括第一相关联的电阻，所述高电阻水平包括第一高电阻水平，所述低电阻水平包括第一低电阻水平，并且其中所述电路进一步包括：
第二路径，其被配置为供应第二电压以偏置所述存储器单元，其中所述第二路径包括：
第二可变电阻电路，其被配置为：
先于所述存储器单元导通，将第二相关联的电阻设置为第二高电阻水平；并且
响应于所述初始导通时间段的所述结束时间，将所述第二相关联的电阻从所述第二高电阻水平调节到第二低电阻水平。
9.根据权利要求1所述的电路，其中所述可变电阻电路被配置为在用于从所述存储器单元读取数据的读取操作的字线选择时段之前，将所述相关联的电阻设置为所述高电阻水平。
10.根据权利要求10所述的电路，其中所述可变电阻电路包括并联连接的一对晶体管，其中所述一对晶体管中的一个被配置为截止以将所述相关联的电阻设置为所述高电阻水平，并且其中所述一对晶体管中的两个都被配置为导通以将所述相关联的电阻从所述高电阻水平调节到所述低电阻水平。
11.一种电路，其包括：
存储器阵列，其包括多个存储器单元；
电压发生器，其被配置为在读取操作期间产生电压，以从所述多个存储器单元中的存储器单元读取数据；
晶体管电路，其被配置为：
接收所述电压；并且
将所述电压传递到耦合到所述存储器单元的偏置线；偏置电路，其被配置为：
在所述存储器单元传导存储器单元电流的尖峰部分的导通时间之前的偏置线设置时段期间，根据第一偏置设置来偏置所述晶体管电路；并且
在所述尖峰部分之后且在感测操作的感测结果检测时间之前，切换到根据第二偏置设置来偏置所述晶体管电路。
12.根据权利要求11所述的电路，其中所述晶体管电路包括p沟道金属氧化物半导体场效应晶体管即pmos晶体管，并且其中所述偏置电路被配置为通过将施加到所述pmos晶体管的栅极电压从第一电压电平减小到第二电压电平，切换到根据所述第二偏置设置来偏置所述pmos晶体管。
13.根据权利要求12所述的电路，其中所述第一电压电平包括中间电压电平。
14.根据权利要求12所述的电路，其中所述pmos晶体管包括字线解码器的多个晶体管之一。
15.根据权利要求11所述的电路，其中所述晶体管电路包括n沟道金属氧化物半导体场效应晶体管即nmos晶体管，并且其中所述偏置电路被配置为通过将施加到所述nmos晶体管的栅极电压从第一电压电平增加到第二电压电平，切换到根据所述第二偏置设置来偏置所述nmos晶体管。
16.根据权利要求15所述的电路，其中所述nmos晶体管包括字线解码器的多个晶体管之一。
17.一种系统，其包括：
存储器阵列，其包括多个存储器单元；
字线，其耦合到所述多个存储器单元中的存储器单元，所述存储器单元被配置为在感测操作期间当所述存储器单元导通时传导存储器单元电流的尖峰部分；
位线，其耦合到所述存储器单元；
字线解码器，其被配置为在所述字线上设置字线电压；
位线解码器，其被配置为在所述位线上设置位线电压；以及
解码器控制器，其被配置为：
在所述尖峰部分出现之前，将所述字线解码器中的第一晶体管电路的第一有效栅极-源极电压和所述位线解码器中的第二晶体管电路的第二有效栅极-源极电压设置为降低的电压电平，所述降低的电压电平被配置为降低所述尖峰部分的宽度；并且
在所述尖峰部分的峰值出现之后，将所述第一有效栅极-源极电压和所述第二有效栅极-源极电压从相应的降低的电压电平增加到被配置为用于与所述存储器单元相关联的后续事件的相应的增加的电压电平。
18.根据权利要求17所述的系统，其中所述解码器控制器被配置为增加栅极电压以增加所述第二晶体管电路的所述第二有效栅极-源极电压。
19.根据权利要求17所述的系统，其中所述解码器控制器被配置为减小栅极电压以增加所述第一晶体管电路的所述第一有效栅极-源极电压。
20.根据权利要求17所述的系统，其中所述相应的降低的电压电平各自对应于相关联的中间电压电平。
21.一种方法，其包括：
利用路径向耦合到存储器单元的偏置线供应电压；
在所述存储器单元导通之前，利用解码器控制器以第一栅极电压电平的栅极电压偏置所述路径的晶体管；以及
响应于识别出初始导通时间段的结束，利用所述解码器控制器以第二栅极电压电平的所述栅极电压偏置所述晶体管，所述第二栅极电压电平增加了所述晶体管的栅极-源极电压。
22.一种电路，其包括：
用于在用于从存储器单元读取数据的读取操作期间供应电压以偏置所述存储器单元的装置；
用于在所述读取操作的导通时间之前将电阻设置为高电阻水平的装置；以及
用于响应于所述读取操作的初始导通时间段的结束而将所述电阻改变为低电阻水平的装置。
技术总结