本发明涉及逆变器并机技术领域，特别是涉及到一种逆变器并机工频同步电路和多逆变器并机的工频同步方法。
背景技术：
常规的逆变器并机方法中，都需要使用一台逆变器作为主机，并机过程需要严格的区分主从机，同步过程中，需要确定一台主机，并且并联系统中只有主机发出同步信号，若主机出现故障，将会导致并联系统中其他逆变器失去同步信号，系统可靠性低。
技术实现要素：
本发明的主要目的为提供一种逆变器并机工频同步电路和多逆变器并机的工频同步方法，旨在解决上述系统中需要严格区分同步主机的问题。
为了实现上述发明目的，本发明提出一种逆变器并机工频同步电路，所述电路包括：
dsp模块，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当dsp模块检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当dsp模块检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；
状态输出模块，用于将所述第一状态信号放大后发送给所述状态总线；
状态输入模块，用于将所述第二状态信号放大后发送给所述dsp模块；
时钟输出模块，用于将所述第一时钟信号放大后发送给所述时钟总线；
时钟输入模块，用于将所述第二时钟信号放大后发送给所述dsp模块。
进一步地，所述dsp模块还包括pwm模块；
所述pwm模块用于产生预设的第一状态信号以及第一时钟信号。
进一步地，所述状态输出模块包括：电阻r1、电阻r2、电阻r3、三极管q1、二极管d1以及第一输入源；
所述电阻r1的一端连接所述dsp模块的状态输出引脚，另一端连接所述电阻r2的一端以及所述三极管q1的基极；所述电阻r2的另一端以及所述三极管q1的发射极接地引脚；
所述三极管q1的集电极连接所述电阻r3的一端以及所述二极管d1的正极；所述电阻r3的另一端连接第一输入源；所述二极管d1的负极连接所述状态总线。
进一步地，所述状态输入模块包括：电阻r5、电阻r6、电阻r7、三极管q2、二极管d2以及第二输入源；
所述电阻r5的一端连接所述dsp模块的状态输入引脚，另一端连接所述电阻r6的一端以及所述三极管q2的集电极；所述电阻r6的另一端连接第二输入源；
所述三极管q2的基极连接所述电阻r7的一端以及所述二极管d2的负极；所述电阻r7的另一端以及所述三极管q2的发射极接地引脚；所述二极管d2的正极连接状态总线。
进一步地，所述时钟输出模块包括：电阻r9、电阻r10、电阻r11、三极管q3、二极管d3以及第三输入源；
所述电阻r9的一端连接所述dsp模块的时钟输出引脚，另一端连接所述电阻r10的一端以及所述三极管q3的基极；所述电阻r10的另一端以及所述三极管q3的发射极接地引脚；
所述三极管q3的集电极连接所述电阻r11的一端以及所述二极管d3的正极；所述电阻r11的另一端连接第三输入源；所述二极管d3的负极连接所述时钟总线。
进一步地，所述时钟输入模块包括：电阻r13、电阻r14、电阻r15、三极管q4、二极管d4以及第四输入源；
所述电阻r13的一端连接所述dsp模块的时钟输入引脚，另一端连接所述电阻r14的一端以及所述三极管q4的集电极；所述电阻r14的另一端连接第四输入源；
所述三极管q4的基极连接所述电阻r15的一端以及所述二极管d4的负极；所述电阻r15的另一端以及所述三极管q4的发射极接地引脚；所述二极管d4的正极连接时钟总线。
本发明同时提出一种多逆变器并机的工频同步方法，基于上述任一项所述电路，所述方法包括：
dsp模块产生第一状态信号和第一时钟信号，并通过状态输出模块将第一状态信号输出到状态总线，通过时钟输出模块将第一时钟信号输出到时钟总线；
通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号；
若所述第二状态信号是否有预设的电平信号，则将第一时钟信号调整至与第二时钟信号相位一致。
进一步地，所述通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号的步骤之后，还包括：
若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第一时钟信号输出到时钟总线，成为主机。
进一步地，所述若有，则将第一时钟信号调整至与第二时钟信号一致的步骤，包括：
若检测所述第二状态信号有预设的电平信号，则判定状态总线上有主机，进入中断并等待n个周期时间，其中n为自然数；
在等待结束后的第一状态信号的上升沿或下降沿时刻，控制所述状态输出引脚输出高电平；通过时钟输入模块获取时钟总线上的第二时钟信号，捕捉所述第一时钟信号的预设相位与所述第二时钟信号预设相位的时间差t，控制第一时钟信号进入中断，t-t时间后将所述第一时钟信号输出至时钟总线上，完成同步，并将所述状态输出引脚置于预设位置；其中t为时钟信号的周期。
进一步地，所述若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第二时钟信号输出到时钟总线，成为主机的步骤，包括：
若检测所述第二状态信号没有预设的电平信号，判定状态总线上无主机，控制第一状态信号进入中断至下一个第一状态信号的上升沿或下降沿时刻，将所述状态输出引脚置于预设位置，并将第二时钟信号输出到时钟总线，将逆变器输出调整为预设频率，成为主机，结束同步流程。
本发明揭示了一种逆变器并机工频同步电路，所述电路包括：dsp模块、状态输出模块、状态输入模块、时钟输出模块、时钟输入模块和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述dsp模块状态输出引脚、状态输入引脚分别通过状态输出模块、状态输入模块连接状态总线；所述dsp模块时钟输出引脚、时钟输入引脚分别通过时钟输出模块、时钟输入模块连接时钟总线；所述dsp模块通过状态输入模块检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块检测时钟总线上主机的时钟信号，并通过dsp模块将时钟信号调节至与时钟总线上主机的时钟信号一致，并通过时钟输出模块输出至时钟总线。本发明通过在各逆变器中内置完全相同的时钟同步电路，不严格地区分主从机关系，主从机关系只有在工频同步前阶段才存在，每台逆变器的时钟同步控制方法完全相同，某一台逆变器故障或被撤出，或是在正常使用过程中添加逆变器，对其他逆变器没有影响。
附图说明
图1为本申请一实施例的逆变器并机工频同步电路示意框图；
图2为本申请一实施例的逆变器并机工频同步电路示意图；
图3为本申请一实施例的多逆变器并机的工频同步方法流程示意图；
图4为本申请另一实施例的多逆变器并机的工频同步方法流程示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其他的形式。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘等。
参照图1，本发明提出一种逆变器并机工频同步电路，所述电路包括：
dsp模块1，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当dsp模块1检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当dsp模块1检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；
状态输出模块2，用于将所述第一状态信号放大后发送给所述状态总线；
状态输入模块3，用于将所述第二状态信号放大后发送给所述dsp模块1；
时钟输出模块4，用于将所述第一时钟信号放大后发送给所述时钟总线；
时钟输入模块5，用于将所述第二时钟信号放大后发送给所述dsp模块1。
在本实施例中，上述状态总线指的是图中sync1，时钟总线指的是sync2。上述第一时钟信号指的是dsp模块1发出的工频同步时钟信号，上述第二时钟信号指的是时钟总线上的工频同步时钟信号。上述dsp模块1是一种数字信号处理器，以数字形式对信号进行采集、变换、滤波、估值、增强、压缩、识别等处理。上述时钟同步总线还包括：地线gnd；即工频同步接地总线，用于将所有逆变器的工频同步电路的地引脚连接在一起，使其共地，如果没有共地，逆变器对于其他逆变器来说是处于浮地状态。如图2所示电路举例而言，假如逆变器1的三极管q1导通的情况下，对于逆变器1来说，r4的电位为0，通过状态总线，传递到逆变器2，但是由于浮地，对于逆变器2来说，这个信号不一定是0v，有可能是5v或者其他，最终导致状态总线的信号不正常。共地则避免了上述不正常的情况。本实施例中，通过检测状态总线上的信号，根据检测结果，决定抢占主机位或是根据时钟总线上的信号进行同步。上述抢占主机位即成为同步主机的过程，其他的逆变器完成同步后，成为主机，即可以有多个主机共存，成为主机的逆变器，说明完成了同步过程。
在一个实施例中，所述dsp模块1还包括pwm模块；
所述pwm模块用于产生预设的第一状态信号以及第一时钟信号。
在本实施例中，上述pwm(脉宽调制，pulsewidthmodulation)是利用微处理器的数字输出来对模拟电路进行控制的一种技术，pwm模块是dsp模块1的一部分。
参照图2，在一个实施例中，所述状态输出模块2包括：电阻r1、电阻r2、电阻r3、三极管q1、二极管d1以及第一输入源；
所述电阻r1的一端连接所述dsp模块1的状态输出引脚，另一端连接所述电阻r2的一端以及所述三极管q1的基极；所述电阻r2的另一端以及所述三极管q1的发射极接地引脚；
所述三极管q1的集电极连接所述电阻r3的一端以及所述二极管d1的正极；所述电阻r3的另一端连接第一输入源；所述二极管d1的负极连接所述状态总线。
在本实施例中，状态输出模块2还可以包括：电阻r4、电容c1；其中，电阻r4用于限制支路电流的大小，以防电流过大烧坏所串联的元器件，主要对二极管d1起保护作用，同时限流电阻也能起分压作用；电容c1用于平滑直流输入或输出，同时还可吸收电子电路工作过程中产生的电流波动和经由交流电源串入的干扰，使得电子电路的工作性能更加稳定。具体的，加上电阻r4、电容c1之后，电路连接关系为：
电阻r1的一端连接dsp模块1第一输出引脚，另一端连接电阻r2的一端、电容c1的正极以及三极管q1的基极；电阻r2的另一端、电容c1的负极以及三极管q1的发射极接地引脚；
三极管q1的集电极连接电阻r3、电阻r4的一端；电阻r3的另一端连接第一输入源；电阻r4的另一端连接二极管d1的正极；二极管d1的负极连接状态总线。
在一个实施例中，所述状态输入模块3包括：电阻r5、电阻r6、电阻r7、三极管q2、二极管d2以及第二输入源；
所述电阻r5的一端连接所述dsp模块1的状态输入引脚，另一端连接所述电阻r6的一端以及所述三极管q2的集电极；所述电阻r6的另一端连接第二输入源；
所述三极管q2的基极连接所述电阻r7的一端以及所述二极管d2的负极；所述电阻r7的另一端以及所述三极管q2的发射极接地引脚；所述二极管d2的正极连接状态总线。
在本实施例中，状态输入模块3还可以包括：电阻r8、电容c2；其中，电阻r8用于限制支路电流的大小，以防电流过大烧坏所串联的元器件，主要对二极管d2起保护作用，同时限流电阻也能起分压作用；电容c2用于平滑直流输入或输出，同时还可吸收电子电路工作过程中产生的电流波动和经由交流电源串入的干扰，使得电子电路的工作性能更加稳定。具体的，加上电阻r8、电容c2之后，电路连接关系为：
电阻r5的一端连接dsp模块1第一输入引脚，另一端连接电阻r6的一端以及三极管q2的集电极；电阻r6的另一端连接第二输入源；
三极管q2的基极连接电容c2的正极、电阻r7的一端以及电阻r8的一端；电阻r7的另一端、电容c2的负极以及三极管q2的发射极接地引脚；电阻r8的另一端连接二极管d2的负极；二极管d2的正极连接状态总线。
在一个实施例中，所述时钟输出模块4包括：电阻r9、电阻r10、电阻r11、三极管q3、二极管d3以及第三输入源；
所述电阻r9的一端连接所述dsp模块1的时钟输出引脚，另一端连接所述电阻r10的一端以及所述三极管q3的基极；所述电阻r10的另一端以及所述三极管q3的发射极接地引脚；
所述三极管q3的集电极连接所述电阻r11的一端以及所述二极管d3的正极；所述电阻r11的另一端连接第三输入源；所述二极管d3的负极连接所述时钟总线。
在本实施例中，时钟输出模块4还可以包括：电阻r12、电容c3；其中，电阻r12用于限制支路电流的大小，以防电流过大烧坏所串联的元器件，主要对二极管d3起保护作用，同时限流电阻也能起分压作用；电容c3用于平滑直流输入或输出，同时还可吸收电子电路工作过程中产生的电流波动和经由交流电源串入的干扰，使得电子电路的工作性能更加稳定。具体的，加上电阻r12、电容c3之后，电路连接关系为：
电阻r9的一端连接dsp模块1第二输出引脚，另一端连接电阻r10的一端、电容c3的正极以及三极管q3的基极；电阻r10的另一端、电容c3的负极以及三极管q3的发射极接地引脚；
三极管q3的集电极连接电阻r11、电阻r12的一端；电阻r11的另一端连接第三输入源；电阻r12的另一端连接二极管d3的正极；二极管d3的负极连接状态总线。
在一个实施例中，所述时钟输入模块5包括：电阻r13、电阻r14、电阻r15、三极管q4、二极管d4以及第四输入源；
所述电阻r13的一端连接所述dsp模块1的时钟输入引脚，另一端连接所述电阻r14的一端以及所述三极管q4的集电极；所述电阻r14的另一端连接第四输入源；
所述三极管q4的基极连接所述电阻r15的一端以及所述二极管d4的负极；所述电阻r15的另一端以及所述三极管q4的发射极接地引脚；所述二极管d4的正极连接时钟总线。
在本实施例中，时钟输入模块5还可以包括：电阻r16、电容c4；其中，电阻r16用于限制支路电流的大小，以防电流过大烧坏所串联的元器件，主要对二极管d4起保护作用，同时限流电阻也能起分压作用；电容c4用于平滑直流输入或输出，同时还可吸收电子电路工作过程中产生的电流波动和经由交流电源串入的干扰，使得电子电路的工作性能更加稳定。具体的，加上电阻r16、电容c4之后，电路连接关系为：
电阻r13的一端连接dsp模块1第二输入引脚，另一端连接电阻r14的一端以及三极管q4的集电极；电阻r14的另一端连接第四输入源；
三极管q4的基极连接电容c4的正极、电阻r15的一端以及电阻r16的一端；电阻r15的另一端、电容c4的负极以及三极管q4的发射极接地引脚；电阻r16的另一端连接二极管d4的负极；二极管d4的正极连接状态总线以及状态输出模块2的输出端。
参照图3，本发明同时提出一种多逆变器并机的工频同步方法，基于前述任一项所述电路，所述方法包括：
s1、dsp模块1产生第一状态信号和第一时钟信号，并通过状态输出模块2将第一状态信号输出到状态总线，通过时钟输出模块4将第一时钟信号输出到时钟总线；
s2、通过状态输入模块3，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块5，接收时钟总线上的第二时钟信号；
s3、若所述第二状态信号是否有预设的电平信号，则将第一时钟信号调整至与第二时钟信号相位一致。
本实施例中，通过dsp模块1检测状态总线上的信号，根据检测结果，决定抢占主机位或是根据时钟总线上的信号进行同步。上述抢占主机位即成为同步主机的过程，其他的逆变器完成同步后，成为主机，即可以有多个主机共存，成为主机的逆变器，说明完成了同步过程。本方法中不严格地区分主从关系，主从关系只有在工频同步前阶段才存在，每台逆变器的时钟同步控制方法完全相同，某一台逆变器故障或被撤出，或是在正常使用过程中添加逆变器，对其他逆变器没有影响。
在一个实施例中，所述通过状态输入模块3，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块5，接收时钟总线上的第二时钟信号的步骤之后，还包括：
若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第一时钟信号输出到时钟总线，成为主机。
在本实施例中，当同步过程中没有主机，则将所述状态输出引脚调整为输出预设电平信号，在经过如图2所示的电路之后，电流经过三极管放大并反向之后，在状态总线上是一个稳定的电平信号(当预设电平信号是高电平时，状态总线上是稳定的低电平信号；当预设电平信号是低电平时，状态总线上是稳定的高电平信号)，而在同步的过程中，所述完成同步的逆变器都将在同步总线上输出上述预设的电平信号，别的未完成同步的逆变器则可以通过检测这一信号，若知有同步主机，再获取时钟总线上同步主机的时钟信号，根据同步主机的时钟信号完成同步。
在一个实施例中，所述若有，则将第一时钟信号调整至与第二时钟信号一致的步骤，包括：
若检测所述第二状态信号有预设的电平信号，则判定状态总线上有主机，进入中断并等待n个周期时间，其中n为自然数；
在等待结束后的第一状态信号的上升沿或下降沿时刻，控制所述状态输出引脚输出高电平；通过时钟输入模块5获取时钟总线上的第二时钟信号，捕捉所述第一时钟信号的预设相位与所述第二时钟信号预设相位的时间差t，控制第一时钟信号进入中断，t-t时间后将所述第一时钟信号输出至时钟总线上，完成同步，并将所述状态输出引脚置于预设位置；其中t为时钟信号的周期。
在本实施例中，上述进入中断并等待n个周期时间，确保准确同步。上述通过捕捉第一时钟信号的预设相位与第二时钟信号预设相位的时间差t，则在第一时钟信号的相位静止后，第二时钟信号经过t-t时间后，二者同步。上述同步过程中，若因为机器本身差异，一次同步不成功，则重复上述过程，直到同步成功为止；当相位差在预设范围内(例如误差在1％、2％、3％、4％、5％等)，可认为同步成功。dsp模块1通过控制这一关系统，完成同步。上述将状态输出引脚置于预设位置，可以是将状态输出引脚置高或置低，可以输出稳定的高电平信号或低电平信号，输出至状态总线上时，是一个稳定的电平信号，其他逆变器通过检测这一稳定的电平信号，识别主机。
在一个实施例中，所述若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第二时钟信号输出到时钟总线，成为主机的步骤，包括：
若检测所述第二状态信号没有预设的电平信号，判定状态总线上无主机，控制第一状态信号进入中断至下一个第一状态信号的上升沿或下降沿时刻，将所述状态输出引脚置于预设位置，并将第二时钟信号输出到时钟总线，将逆变器输出调整为预设频率，成为主机，结束同步流程。
在本实施例中，上述第一状态信号的上升沿或下降沿时刻将状态输出引脚置于预设位置，则所述pwm模块生成的时钟信号正好处于上升沿或下降沿，有利于同步时相位的捕捉。
在一个实施例中，如图4，本发明提出的多逆变器并机的工频同步方法，基于图1所述电路，所述方法包括：
dsp模块1控制pwm模块启动，产生第一状态信号和第一时钟信号，并通过状态输出模块2将第一状态信号输出到状态总线，通过时钟输出模块4将第一时钟信号输出到时钟总线；
通过状态输入模块3，接收状态总线上的第二状态信号，并检测第二状态信号是否有低电平信号；
若有，则进入中断并等待n个周期时间，其中n为自然数；优选n<5；之后通过时钟输入模块5获取时钟总线上的第二时钟信号，捕捉第一时钟信号的预设相位与第二时钟信号预设相位的时间差t，控制第一时钟信号进入中断，t-t时间后将第一时钟信号输出至时钟总线上，完成同步，并将状态输出引脚置高；其中t为时钟信号的周期；
若检测第二状态信号没有预设的电平信号，判定状态总线上无主机，开始抢占主机位，控制第一状态信号进入中断至下一个第一状态信号的上升沿时刻，将状态输出引脚置高，并将第二时钟信号输出到时钟总线，成为主机，将逆变器输出调整为预设频率，结束同步流程。
本发明揭示了一种逆变器并机工频同步电路，所述电路包括：dsp模块1、状态输出模块2、状态输入模块3、时钟输出模块4、时钟输入模块5和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述dsp模块1状态输出引脚、状态输入引脚分别通过状态输出模块2、状态输入模块3连接状态总线；所述dsp模块1时钟输出引脚、时钟输入引脚分别通过时钟输出模块4、时钟输入模块5连接时钟总线；所述dsp模块1通过状态输入模块3检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块5检测时钟总线上主机的时钟信号，并通过dsp模块1将时钟信号调节至与时钟总线上主机的时钟信号一致，并通过时钟输出模块4输出至时钟总线。本发明通过在各逆变器中内置完全相同的时钟同步电路，不严格地区分主从机关系，主从机关系只有在工频同步前阶段才存在，每台逆变器的时钟同步控制方法完全相同，某一台逆变器故障或被撤出，或是在正常使用过程中添加逆变器，对其他逆变器没有影响。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
1.一种逆变器并机工频同步电路，其特征在于，所述电路包括：
dsp模块，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当dsp模块检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当dsp模块检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；
状态输出模块，用于将所述第一状态信号放大后发送给所述状态总线；
状态输入模块，用于将所述第二状态信号放大后发送给所述dsp模块；
时钟输出模块，用于将所述第一时钟信号放大后发送给所述时钟总线；
时钟输入模块，用于将所述第二时钟信号放大后发送给所述dsp模块。
2.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述dsp模块还包括pwm模块；
所述pwm模块用于产生预设的第一状态信号以及第一时钟信号。
3.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述状态输出模块包括：电阻r1、电阻r2、电阻r3、三极管q1、二极管d1以及第一输入源；
所述电阻r1的一端连接所述dsp模块的状态输出引脚，另一端连接所述电阻r2的一端以及所述三极管q1的基极；所述电阻r2的另一端以及所述三极管q1的发射极接地引脚；
所述三极管q1的集电极连接所述电阻r3的一端以及所述二极管d1的正极；所述电阻r3的另一端连接第一输入源；所述二极管d1的负极连接所述状态总线。
4.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述状态输入模块包括：电阻r5、电阻r6、电阻r7、三极管q2、二极管d2以及第二输入源；
所述电阻r5的一端连接所述dsp模块的状态输入引脚，另一端连接所述电阻r6的一端以及所述三极管q2的集电极；所述电阻r6的另一端连接第二输入源；
所述三极管q2的基极连接所述电阻r7的一端以及所述二极管d2的负极；所述电阻r7的另一端以及所述三极管q2的发射极接地引脚；所述二极管d2的正极连接状态总线。
5.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述时钟输出模块包括：电阻r9、电阻r10、电阻r11、三极管q3、二极管d3以及第三输入源；
所述电阻r9的一端连接所述dsp模块的时钟输出引脚，另一端连接所述电阻r10的一端以及所述三极管q3的基极；所述电阻r10的另一端以及所述三极管q3的发射极接地引脚；
所述三极管q3的集电极连接所述电阻r11的一端以及所述二极管d3的正极；所述电阻r11的另一端连接第三输入源；所述二极管d3的负极连接所述时钟总线。
6.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述时钟输入模块包括：电阻r13、电阻r14、电阻r15、三极管q4、二极管d4以及第四输入源；
所述电阻r13的一端连接所述dsp模块的时钟输入引脚，另一端连接所述电阻r14的一端以及所述三极管q4的集电极；所述电阻r14的另一端连接第四输入源；
所述三极管q4的基极连接所述电阻r15的一端以及所述二极管d4的负极；所述电阻r15的另一端以及所述三极管q4的发射极接地引脚；所述二极管d4的正极连接时钟总线。
7.一种多逆变器并机的工频同步方法，其特征在于，基于权利要求1-6任一项所述电路，所述方法包括：
dsp模块产生第一状态信号和第一时钟信号，并通过状态输出模块将第一状态信号输出到状态总线，通过时钟输出模块将第一时钟信号输出到时钟总线；
通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号；
若所述第二状态信号有预设的电平信号，则将第一时钟信号调整至与第二时钟信号相位一致。
8.根据权利要求7所述的多逆变器并机的工频同步方法，其特征在于，所述通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号的步骤之后，还包括：
若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第一时钟信号输出到时钟总线，成为主机。
9.根据权利要求7所述的多逆变器并机的工频同步方法，其特征在于，所述若所述第二状态信号有预设的电平信号，则将第一时钟信号调整至与第二时钟信号一致的步骤，包括：
若检测所述第二状态信号有预设的电平信号，则判定状态总线上有主机，进入中断并等待n个周期时间，其中n为自然数；
在等待结束后的第一状态信号的上升沿或下降沿时刻，控制所述状态输出引脚输出高电平；通过时钟输入模块获取时钟总线上的第二时钟信号，捕捉所述第一时钟信号的预设相位与所述第二时钟信号预设相位的时间差t，控制第一时钟信号进入中断，t-t时间后将所述第一时钟信号输出至时钟总线上，完成同步，并将所述状态输出引脚置于预设位置；其中t为时钟信号的周期。
10.根据权利要求8所述的多逆变器并机的工频同步方法，其特征在于，所述若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第二时钟信号输出到时钟总线，成为主机的步骤，包括：
若检测所述第二状态信号没有预设的电平信号，判定状态总线上无主机，控制第一状态信号进入中断至下一个第一状态信号的上升沿或下降沿时刻，将所述状态输出引脚置于预设位置，并将第二时钟信号输出到时钟总线，将逆变器输出调整为预设频率，成为主机，结束同步流程。
技术总结