本发明是关于反相器，尤其是关于能够避免高电压对反相器的电路造成损害的反相器。
背景技术：
图1显示一传统的互补式金氧半导体(cmos)反相器。图1的反相器100包含一p型金氧半导体(pmos)晶体管110与一n型金氧半导体(nmos)晶体管120。pmos晶体管110耦接于一高电源电压端与一输出端之间；pmos晶体管110于一输入端的电压vin为该高电源电压端的电压vdd时不导通，并于vin为一低电源电压端的电压vss时导通，当pmos晶体管110导通时，该输出端的电压vout等于vdd。nmos晶体管120耦接于该输出端与该低电源电压端之间；nmos晶体管120于vin为vdd时导通，并于vin为vss时不导通，当nmos晶体管120导通时，vout等于vss。
随着cmos技术的发展，晶体管的尺寸被缩小以减少晶片面积，从而增加操作速度以及节省功耗。然而，随着晶体管尺寸被缩小，闸极氧化层和晶体管通道也缩小，晶体管的任二电极(闸极、汲极、源极与基极的任二者)的最大可允许跨压(maximumallowablevoltagedrop)(亦即额定电压(ratedvoltage))也随之减少。若一晶体管的任二电极的电压差大于该额定电压，该晶体管可能会受损。由于先进cmos工艺的额定电压趋向下降(trendsdown)，传统的cmos反相器面临高电源电压端的电压vdd高于额定电压而导致晶体管受损的问题。
技术实现要素：
本发明的一目的在于提供一种反相器，以避免一高电压对该反相器的电路造成损害。
本公开包含一种反相器，其一实施例包含一控制电压产生电路、一高电压传输电路与一低电压传输电路。该控制电压产生电路耦接一输入端，用来依据该输入端的一输入电压产生复数个控制电压，其中该复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。该高电压传输电路耦接于一高电压端与一输出端之间，该高电压传输电路用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压。该低电压传输电路耦接于该输出端与一低电压端之间，该低电压传输电路用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压。
前述反相器的另一实施例包含一控制电压产生电路、一高电压传输电路与一低电压传输电路。该控制电压产生电路耦接一输入端，用来依据该输入端的一输入电压产生复数个控制电压，该复数个控制电压包含一第一群控制电压与一第二群控制电压。该高电压传输电路包含复数个第一型晶体管，该高电压传输电路耦接于一高电压端与一输出端之间，用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压。该低电压传输电路包含复数个第二型晶体管，该低电压传输电路耦接于该输出端与一低电压端之间，用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压。上述复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该高电压大于该额定电压的m倍但不大于该额定电压的(m 1)倍，该m为正整数，且该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压。
有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
[图1]显示一传统的反相器；
[图2]显示本发明的反相器的一实施例；
[图3]显示图2的一示范性的实施态样；
[图4]显示图2的一示范性的实施态样；
[图5]显示图2的控制电压产生电路的一实施例；
[图6]显示图5的一示范性的实施态样；以及
[图7]显示图5的一示范性的实施态样。
具体实施方式
以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本公开包含一种反相器，能够避免一电压(例如：后述的高电压)对该反相器的元件造成损害，其中该电压可高于该反相器的元件的额定电压。
图2显示本发明的反相器的一实施例。图2的反相器200包含一控制电压产生电路210、一高电压传输电路220以及一低电压传输电路230。
请参阅图2。控制电压产生电路210耦接一输入端，用来依据该输入端的一输入电压vin产生复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。当该输入电压vin为一高准位电压(例如：高电源电压vdd)时，该第一群控制电压包含该复数个递减电压，该第二群控制电压包含该复数个相同电压；当该输入电压vin为一低准位电压(例如：低电源电压vss)时，该第一群控制电压包含该复数个相同电压，该第二群控制电压包含该复数个递减电压。为易于了解，本实施例的高准位电压等于vdd，低准位电压等于vss，然此并非本发明的实施限制。值得注意的是，该第一群控制电压的递减电压可同于或不同于该第二群控制电压的递减电压。
请参阅图2。高电压传输电路220耦接于一高电压端(例如：高电源电压端)与一输出端之间。高电压传输电路220用来于该输入电压vin为该低准位电压vss时，依据该第一群控制电压而导通，从而该输出端的一输出电压vout等于该高电压端的一高电压(例如：高电源电压端的电压vdd)；此时低电压传输电路230依据该第二群控制电压而不导通。为易于了解，本实施例的高电压等于vdd，然此并非本发明的实施限制。
请参阅图2。低电压传输电路230耦接于该输出端与一低电压端(例如：低电源电压端)之间。低电压传输电路230用来于该输入电压vin为该高准位电压vdd时，依据该第二群控制电压而导通，从而该输出端的该输出电压vout等于该低电压端的一低电压(例如：低电源电压端的电压vss)；此时高电压传输电路220依据该第一群控制电压而不导通。为易于了解，本实施例的低电压等于vss，然此并非本发明的实施限制。
图3显示图2的一示范性的实施态样。图3中，高电压传输电路220包含复数个pmos晶体管p1、p2、…、pm、p(m 1)(其中m为大于1的整数)，低电压传输电路230包含复数个nmos晶体管n1、n2、…、nm、n(m 1)，该些pmos晶体管与nmos晶体管的每一个对应一额定电压vrated，若该些晶体管的其中之一具有不大于其它晶体管的额定电压的额定电压，该最小的额定电压是作为本实施例中的额定电压vrated；另外，图3中，该输入电压vin为vss，该高电压端的高电压vdd为m×vrated，该低电压端的低电压vss为0伏特。基于上述，图3的控制电压产生电路210产生该第一群控制电压包含复数个第一相同电压(m-1)×vrated，其作为前述该复数个相同电压；图3的控制电压产生电路210另产生该第二群控制电压包含该复数个递减电压m×vrated、(m-1)×vrated、…、vrated以及vss。由图3可知，由于该些pmos晶体管的闸极电压(m-1)×vrated小于该高电压端的高电压vdd＝m×vrated，该些pmos晶体管导通，因此该输出电压vout等于该高电压vdd＝m×vrated；另外，由于nmos晶体管n(m 1)的闸极电压为vss不大于该低电压端的低电压vss，因此nmos晶体管n(m 1)不导通，其余nmos晶体管中，每一nmos晶体管的源极电压是介于该nmos晶体管的闸极电压与下一个nmos晶体管的闸极电压之间。举例而言，以图3的nmos晶体管nm为例，nmos晶体管nm的源极电压vsource_nm为(vrated-vth)(其中vth是nmos晶体管nm的导通门槛电压)，nmos晶体管nm的闸极电压vgate_nm为vrated，该源极电压vsource_nm是介于该闸极电压vgate_nm＝vrated与nmos晶体管n(m 1)的闸极电压vgate_n(m 1)＝vss之间(即vgate_n(m 1)＝vss<vsource_nm<vgate_nm＝vrated)。图3中，每一晶体管的任二端点的电压差不大于该额定电压vrated，因此即便该高电压端的高电压vdd＝m×vrated高于该额定电压vrated，也不会损坏任一晶体管。
图4显示图2的一示范性的实施态样。相较于图3，图4中，该输入电压vin＝vdd。基于上述，图4的控制电压产生电路210产生该第一群控制电压包含该复数个递减电压m×vrated、(m-1)×vrated、…、vrated以及vss；图4的控制电压产生电路210另产生该第二群控制电压包含复数个第二相同电压vrated，其作为前述该复数个相同电压。由图4可知，由于pmos晶体管p(m 1)的闸极电压m×vrated不小于该高电压端的高电压vdd＝m×vrated，因此pmos晶体管p(m 1)不导通，其余pmos晶体管的每一个的源极电压是介于该pmos晶体管的闸极电压与上一个pmos晶体管的闸极电压之间；举例而言，以图4的pmos晶体管p1为例，pmos晶体管p1的源极电压vsource_p1为(vss vth＝vth)(其中vth是pmos晶体管p1的导通门槛电压)，pmos晶体管p1的闸极电压vgate_p1为vss，该源极电压vsource_p1是介于该闸极电压vgate_p1＝vss与pmos晶体管p2的闸极电压vgate_p2＝vrated之间(即vgate_p1＝vss<vsource_p1<vgate_p2＝vrated)。另外，由于该些nmos晶体管的闸极电压为vdd大于该低电压端的低电压vss，因此该些nmos晶体管导通，从而该输出电压vout等于该低电压vss。图4中，每一晶体管的任二端点的电压差不大于该额定电压vrated，因此即便该高电压端的高电压vdd＝m×vrated高于该额定电压vrated，也不会损坏任一晶体管。
图5显示图2的控制电压产生电路210的一实施例。如图5所示，控制电压产生电路210包含一第一电压产生电路510与一第二电压产生电路520。第一电压产生电路510用来产生该第一群控制电压；当该输入电压vin为该低准位电压vss时，第一电压产生电路510输出复数个第一相同电压(如图3所示)作为该复数个相同电压；当该输入电压vin为该高准位电压vdd时，第一电压产生电路510输出该复数个递减电压。第二电压产生电路520用来输出该第二群控制电压；当该输入电压vin为该高准位电压vdd时，第二电压产生电路520输出复数个第二相同电压(如图4所示)作为该复数个相同电压；当该输入电压vin为该低准位电压vss时，第二电压产生电路520输出该复数个递减电压。该复数个递减电压的一范例为：vdd、(vdd-vrated)、(vdd-2×vrated)、…、[vdd-(m-1)×vrated]以及vss，{[vdd-(m-1)×vrated]-vss}≤vrated。该复数个递减电压的另一范例为：vdd、[vss (m-1)×vrated]、…、(vss 2×vrated)、(vss vrated)以及vss，其中m为大于1的整数，{vdd-[vss (m-1)×vrated]}≤vrated。
图6显示图5的一示范性的实施。图6中，高电压传输电路220包含复数个pmos晶体管p3、p2、p1，低电压传输电路230包含复数个nmos晶体管n3、n2、n1，该些pmos晶体管与nmos晶体管的每一个的额定电压为vrated；另外，控制电压产生电路210包含一第一比较电路610、一第二比较电路620、一第三比较电路630与一第四比较电路640，其中第一比较电路610与第二比较电路620包含于前述第一电压产生电路510中，第三比较电路630与第四比较电路640包含于前述第二电压产生电路520中。如图6所示，当该输入电压vin＝vdd＝2×vrated时，第一比较电路610输出该输入电压vin＝2×vrated与该额定电压vrated中的较大者(即2×vrated)作为pmos晶体管p3的闸极电压；该额定电压vrated另作为pmos晶体管p2的闸极电压；第二比较电路620输出该输出电压vout＝vss＝0与该额定电压vrated中的较小者(即vss)作为pmos晶体管p1的闸极电压；第三比较电路630输出该输出电压vout＝vss与该额定电压vrated中的较大者(即vrated)作为nmos晶体管n1的闸极电压；该额定电压vrated另作为nmos晶体管n2的闸极电压；第四比较电路640输出该输入电压vin＝2×vrated与该额定电压vrated中的较小者(即vrated)作为nmos晶体管n3的闸极电压。根据上述，由于该高电压端的高电压2×vrated(即pmos晶体管p3的源极电压)不大于pmos晶体管p3的闸极电压(2×vrated)，pmos晶体管p3不导通，从而高电压传输电路220不导通；另外，由于该低电压端的低电压vss＝0小于nmos晶体管n3、n2、n1的闸极电压(vrated)，nmos晶体管n3、n2、n1导通，因此该输出电压vout等于该低电压vss。
图7显示图5的一示范性的实施。相较于图6，图7的输入电压vin＝vss＝0，因此，第一比较电路610输出该输入电压vin＝0与该额定电压vrated中的较大者(即vrated)作为pmos晶体管p3的闸极电压；该额定电压vrated另作为pmos晶体管p2的闸极电压；第二比较电路620输出该输出电压vout＝vdd＝2×vrated与该额定电压vrated中的较小者(即vrated)作为pmos晶体管p1的闸极电压；第三比较电路630输出该输出电压vout＝2×vrated与该额定电压vrated中的较大者(即2×vrated)作为nmos晶体管n1的闸极电压；该额定电压vrated另作为nmos晶体管n2的闸极电压；第四比较电路640输出该输入电压vin＝vss＝0与该额定电压vrated中的较小者(即vss)作为nmos晶体管n3的闸极电压。根据上述，由于该高电压端的高电压2×vrated高于pmos晶体管p3、p2、p1的闸极电压(vrated)，pmos晶体管p3、p2、p1导通，因此该输出电压vout等于该高电压vdd；另外，由于该低电压端的低电压vss(即nmos晶体管n3的源极电压)不小于nmos晶体管n3的闸极电压(vss)，nmos晶体管n3不导通，从而低电压传输电路230不导通。
前述任一实施例可进一步包含下列技术特征的至少其中之一：高电压传输电路220与低电压传输电路230以串联方式连接；该输入端的高准位电压和/或该高电压端的高电压大于该额定电压的m倍但不大于该额定电压的(m 1)倍，该m为正整数；该复数个第一型晶体管的数目等于(m 1)，该复数个第二型晶体管的数目也等于(m 1)；该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压；该复数个递减电压的任二个最相近电压的一电压差不大于该额定电压；该复数个相同电压等于该额定电压或等于该高电压减去该额定电压；以及每一晶体管的基极可选择性地短路至该晶体管的源极，或是接收控制电压产生电路210所产生的电压(例如：与该源极的电压相同或相仿的电压)。
请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述复数个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。
综上所述，本发明的反相器能够避免一电压(例如：前述的高电压)对该反相器的元件造成损害，其中该电压可高于该反相器的元件的额定电压。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。
【符号说明】
100反相器
110pmos晶体管
120nmos晶体管
vdd高电源电压端的电压
vss低电源电压端的电压
vin输入端的电压
vout输出端的电压
200反相器
210控制电压产生电路
220高电压传输电路
230低电压传输电路
vin输入电压
vout输出电压
vdd高电压
vss低电压
p1、p2、p3、…、pm、p(m 1)pmos晶体管
n1、n2、n3、…、nm、n(m 1)nmos晶体管
vrated额定电压
m大于1的整数
510第一电压产生电路
520第二电压产生电路
610第一比较电路
620第二比较电路
630第三比较电路
640第四比较电路
1.一种反相器，包含：
一控制电压产生电路，耦接一输入端，该控制电压产生电路用来依据该输入端的一输入电压产生复数个控制电压，其中该复数个控制电压包含一第一群控制电压与一第二群控制电压，该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压；
一高电压传输电路，耦接于一高电压端与一输出端之间，该高电压传输电路用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压；以及
一低电压传输电路，耦接于该输出端与一低电压端之间，该低电压传输电路用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压。
2.如权利要求1所述的反相器，其中该控制电压产生电路包含：
一第一电压产生电路，用来产生该第一群控制电压；当该输入电压为该低准位电压时，该第一电压产生电路输出复数个第一相同电压作为该复数个相同电压；当该输入电压为该高准位电压时，该第一电压产生电路输出该复数个递减电压；以及
一第二电压产生电路，用来输出该第二群控制电压；当该输入电压为该低准位电压时，该第二电压产生电路输出该复数个递减电压；当该输入电压为该高准位电压时，该第二电压产生电路输出复数个第二相同电压作为该复数个相同电压。
3.如权利要求2所述的反相器，其中该高电压传输电路包含复数个第一型晶体管，该低电压传输电路包含复数个第二型晶体管，该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该复数个第一相同电压等于该高电压减去该额定电压，该复数个第二相同电压等于该额定电压。
4.如权利要求1所述的反相器，其中该高电压传输电路包含复数个第一型晶体管，该低电压传输电路包含复数个第二型晶体管，该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压。
5.如权利要求4所述的反相器，其中该高准位电压和/或该高电压大于该额定电压的m倍但不大于该额定电压的m 1倍，该m为正整数。
6.如权利要求5所述的反相器，其中该复数个第一型晶体管的数目等于m 1，该复数个第二型晶体管的数目也等于m 1。
7.一种反相器，包含：
一控制电压产生电路，耦接一输入端，该控制电压产生电路用来依据该输入端的一输入电压产生复数个控制电压包含一第一群控制电压与一第二群控制电压；
一高电压传输电路，包含复数个第一型晶体管，该高电压传输电路耦接于一高电压端与一输出端之间，用来于该输入电压为一低准位电压时，依据该第一群控制电压而导通，从而该输出端的一输出电压等于该高电压端的一高电压；以及
一低电压传输电路，包含复数个第二型晶体管，该低电压传输电路耦接于该输出端与一低电压端之间，用来于该输入电压为一高准位电压时，依据该第二群控制电压而导通，从而该输出端的该输出电压等于该低电压端的一低电压，
其中该复数个第一型晶体管与该复数个第二型晶体管的每一个对应一额定电压，该高准位电压和/或该高电压大于该额定电压的m倍但不大于该额定电压的m 1倍，该m为正整数，且该复数个第一型晶体管与该复数个第二型晶体管的每一个的任二端点的电压差不大于该额定电压。
8.如权利要求7所述的反相器，其中该第一群控制电压与该第二群控制电压的其中一群包含复数个递减电压，该第一群控制电压与该第二群控制电压的另一群包含复数个相同电压。
9.如权利要求7所述的反相器，其中该控制电压产生电路包含：
一第一电压产生电路，用来于该输入电压为该低准位电压时输出复数个第一相同电压以控制该复数个第一型晶体管，并用来于该输入电压为该高准位电压时输出复数个递减电压以控制该复数个第一型晶体管；以及
一第二电压产生电路，用来于该输入电压为该低准位电压时输出该复数个递减电压以控制该复数个第二型晶体管，并用来于该输入电压为该高准位电压时输出复数个第二相同电压以控制该复数个第二型晶体管。
10.如权利要求9所述的反相器，其中该复数个第一相同电压等于该高电压减去该额定电压，该复数个第二相同电压等于该额定电压。
技术总结