本发明涉及物理不可克隆技术和集成电路技术领域，特别涉及一种基于电阻加工不确定性的puf电路及其工作方式。
背景技术：
通信安全是现代通信中的一个重要课题。例如智能手机上的金融平台业务，因为涉及大量的用户私人信息，在通信过程中，必须进行终端和终端之间的实时安全认证。产生可靠性强、随机度高的随机数作为通信的密码，是上述安全认证的一个必要组成部分。通常情况下，用于安全通信的随机数密码大致可以分为两类：一类是需要在每次通信过程中不重复的“时变”随机数，另一类是需要在终端与终端之间保持不同，但在同一终端内部不随外界条件和工作状态变化的“时不变”随机数。
物理不可克隆功能(physicalunclonablefunction，以下简称：puf)是一种基于半导体制造过程中自然发生的物理变化而产生“时不变”随机数的硬件电路，这些物理变化使得每个通信终端得以产生独立的区别于其他完全相同终端的“数字指纹”。
利用集成电路工艺中，电容、电阻和逻辑门单元在加工过程中的不确定性产生随机数，是目前最常见的puf电路实现方式。根据puf应用对功耗、芯片面积、唯一性、随机性和可靠性要求的不同，puf电路的实现方式也各有不同。
授权公告号为：cn104052604b的中国发明专利：一种防破解puf结构，公开了一种基于开关电容的puf电路。该电路利用集成电路工艺中，电容加工误差的随机性产生随机数，实现puf功能。但是，在常用的cmos集成电路加工工艺中，电容的加工精度很高，其个体的容值随机误差很难做到中心值的5％以上。因误差值较小，芯片内的随机噪声对比较器量化输出的影响变得显著起来，影响到puf的“时不变”特性。
授权公告号为：cn105160276b的中国发明专利：一种物理不可克隆功能电路，公开了一种puf电路，该电路利用比例电阻在电源和地之间产生一个分压，再使用该电压同已知参考电平进行比较，产生量化输出。该电路利用了电阻比例的加工随机性，使得量化后的数字代码分布呈现出随机分布的特征。但是，在该puf电路中，参考电平是一个和分压电平产生方式相同的电阻分压，是一个与其余分压电平无关的独立随机变量。当这个独立随机变量产生的参考电平偏大或偏小时，在同一颗芯片上量化出的多个bit会呈现出整体趋“0”，或整体趋“1”的分布特征，而并非“0”、“1”分布接近于50％的随机特性。
授权公告号为：cn105932996b的中国发明专利：一种电阻分压型dac-puf电路，公开了一种利用电阻分压型数模转换器(digitaltoanalogconverter，dac)设计偏差电压产生随机数的puf电路，由此通过电阻的随机工艺偏差来产生puf电路的输出响应。该电路在puf应用所需的唯一性、随机性和可靠性上都有较好的性能，但其电路结构相对复杂，需要使用二维的dac电阻阵列，芯片内部的硬件开销较大。
授权公告号为：cn105574442b的中国发明专利：puf电路及片上存储加密解密电路，公开了一种基于同步rs触发器的puf电路，该电路利用同步rs触发器从不定态跳变到保持态时，同步rs触发器的一个输出值为“0”还是为“1”是不定的特点产生随机分布。但是，rs触发器的输出趋“0”还是趋“1”，除了与集成电路器件的加工相关以外，还与实际芯片工作的温度和电源电压相关，当温度和电压改变时，puf电路的输出值也可能会发生改变，无法做到稳定随机，难以保证随机数的可靠性。
技术实现要素：
本发明的目的在于针对现有技术中的上述缺陷，提供一种基于电阻加工不确定性的puf电路及其工作方式，利用集成电路加工工艺中，电阻阻值的不确定性，产生一套随机性好、可靠性强的puf随机数。
为了实现上述发明目的，本发明采用了如下技术方案：一种基于电阻加工不确定性的puf电路，其包括待比电阻电路、均值电阻电路、电压比较器cmp以及控制电路pctl，所述待比电阻电路包括n个子待比电阻电路，所述n个子待比电阻电路可分时输出待比电阻电压vp，所述均值电阻电路输出均值电阻电压vn，所述待比电阻电压vp输入所述电压比较器cmp的正输入端，所述均值电阻电压vn输入所述电压比较器cmp的负输入端，所述电压比较器cmp的输出端与所述控制电路pctl电连接，所述控制电路pctl输出puf随机数。
此外，本技术方案还包括如下附属技术方案：
所述子待比电阻电路包括待比电阻、待比电阻开关、比例电流源以及电流源开关，所述待比电阻一端与地相连，另一端通过所述待比电阻开关和电流源开关与所述比例电流源的一端相连，所述比例电流源的另一端与电源相连。
所述待比电阻均采用相同类型和尺寸的电阻，可由所述电阻的方块电阻值及其尺寸计算得出所述待比电阻的理论阻值rz。
所述n个子待比电阻电路并联连接至第一公共端，所述第一公共端输出待比电阻电压vp。
均值电阻电路包括均值电阻电流源和均值电阻阵列，所述均值电阻阵列包括k 1个均值电阻，所述k 1个均值电阻串联连接，所述串联的k 1个均值电阻一端与地相连，另一端与所述均值电阻电流源相连。
所述k 1个均值电阻中，其第x(1≤x≤k 1)个均值电阻的阻值为(2^(-x))*1.414*rz。
所述均值电阻电路还包括和k个选通开关，所述k个选通开关分别并联在所述其余k个均值电阻上，所述控制电路pctl可控制所述k个选通开关的开闭状态。
所述串联的k 1个均值电阻与所述均值电阻电流源相连至第二公共端，所述第二公共端输出均值电阻电压vn。
所述子待比电阻电路包括比例电流源，所述均值电阻电路包括均值电阻电流源，所述比例电流源产生的电流大小与所述均值电阻电流源产生的电流大小相同。
为了实现上述发明目的，本发明还采用了如下技术方案：一种puf电路的工作方式，其包括电阻均值查找和比较记录两个步骤，电阻均值查找步骤用于查找出所述待比电阻电路中待比电阻的均值，所述比较记录步骤用于产生所述puf随机数。
此外，本技术方案还包括如下附属技术方案：
所述n个子待比电阻电路包括n个待比电阻，所述均值电阻电路包括k 1个均值电阻、k个选通开关以及均值电阻电流源，所述电阻均值查找步骤包括以下步骤：
步骤1：选通所有子待比电阻电路，所述待比电阻电路输出待比电阻电压vp总，所述待比电阻电压vp总输入电压比较器cmp的正输入端；
步骤2：打开k个选通开关中任意一个，关闭其余选通开关，此时，选通开关处于初始状态，均值电阻电路输出均值电阻电压vn均，所述均值电阻电压vn均输入电压比较器cmp的负输入端；
步骤3：电压比较器cmp根据待比电阻电压vp总和均值电阻电压vn均的大小，产生输出电平op；
当待比电阻电压vp总大于均值电阻电压vn均时，输出电平op＝1，表示此时选通的均值电阻阵列反应的阻值小于k个待比电阻的实际平均值，需要控制电路pctl改变k个选通开关的开闭状态以增加电阻阵列的总阻值，使其阻值逼近所述k个待比电阻的实际平均值；
当待比电阻电压vp总小于均值电阻电压vn均时，输出电平op＝0，表示此时选通的均值电阻阵列反应的电阻大于k个待比电阻的实际平均值，需要控制电路pctl改变k个选通开关的开闭状态以减小电阻阵列的总阻值，使其阻值逼近所述k个待比电阻的实际平均值。
所述电阻均值查找步骤还包括以下步骤：
步骤4：查找到最逼近n个待比电阻的实际平均值的均值电阻阵列，此时k个选通开关所处状态即为最终状态。
所述比较记录步骤包括以下步骤：
步骤5：保持所述k个选通开关的最终状态不变，所述均值电阻电路产生均值电阻电压vn1，所述均值电阻电压vn1输入电压比较器cmp的正输入端；
步骤6：在待比电阻电路中，逐次选通所述n个子待比电阻电路，所述子待比电阻电路逐次产生待比电阻电压vp1，所述待比电阻电压vp1输入电压比较器cmp的负输入端；
步骤7：所述比较器cmp比较均值电阻电压vn1和待比电阻电压vp1的大小，逐次记录电压比较器cmp输出电平op的值，直到逐次选通完n个比例电流源和n个待比电阻，产生完整的puf随机数，记录为puf[0：n-1]。
相比于现有技术，本发明优点在于：本发明的基于电阻加工不确定性的puf电路及其工作方式，利用集成电路加工工艺中，电阻阻值的不确定性，可产生一套随机性好、可靠性强的puf随机数。
附图说明
图1是本发明实施例中8位puf电路的结构图。
图2是本发明中puf电路工作方式的流程图。
图3是本发明实施例中电阻均值查找的流程图。
图4是本发明实施例中比较记录的流程图。
图5是本发明另一种实施例中8位puf电路的结构图。
图6是本发明中16位puf电路在蒙特卡洛仿真下的随机性仿真结果。
图7是本发明中64位puf电路在蒙特卡洛仿真下的随机性仿真结果。
图8是本发明中256位puf电路在蒙特卡洛仿真下的随机性仿真结果。
图9是本发明中16、64、256位puf电路在不同温度下可靠性的仿真结果。
具体实施方式
以下结合较佳实施例及其附图对本发明技术方案作进一步非限制性的详细说明。
如图1所示，一种基于电阻加工不确定性的8位puf电路，其包括待比电阻电路、均值电阻电路、电压比较器cmp以及控制电路pctl。
待比电阻电路包括8个子待比电阻电路，8个子待比电阻电路包括8个待比电阻r0、r1…r7、8个待比电阻开关sn0、sn1…sn7、8个比例电流源i0、i1…i7以及8个电流源开关sp0、sp1…sp7，其中每个子待比电阻电路包括待比电阻r0或r1…或r7、待比电阻开关sn0或sn1…或sn7、比例电流源i0或i1…或i7以及电流源开关sp0或sp1…或sp7，待比电阻r0或r1…或r7一端与地相连，另一端通过待比电阻开关sn0或sn1…或sn7和电流源开关sp0或sp1…或sp7与所述比例电流源i0或i1…或i7的一端相连，所述比例电流源i0或i1…或i7的另一端与电源相连。8个子待比电阻电路并联连接至第一公共端，第一公共端输出待比电阻电压vp。
其中8个待比电阻均采用相同类型和尺寸的电阻，可由电阻的方块电阻值及其尺寸计算得出待比电阻的理论阻值rz，方块电阻值rsh＝ρ/t(ρ为电阻率；t为电阻厚度)，理论阻值rz＝rsh*(l/w)(l为电阻长度，w为电阻宽度)。
均值电阻电路包括均值电阻电流源ia和均值电阻阵列，均值电阻阵列包括4个均值电阻rc0、rc1…rc3和3个选通开关sc1、sc2…sc3，4个均值电阻rc0、rc1…rc3串联连接。均值电阻的阻值分别为rc0＝(1/2)*1.414*rz＝0.707rz，rc1＝(1/4)*1.414*rz，rc2＝(1/8)*1.414*rz，rc3＝(1/16)*1.414*rz。电阻rcx的一端与地相连，另一端与电阻rc1相连，均值电阻rc1…rc3上分别并联有选通开关sc1…sc3，均值电阻电流源ia一端连接至电源，另一端与均值电阻rc3连接至第二公共端，第二公共端输出均值电阻电压vn。
8个比例电流源i0、i1…i7上产生的电流大小和均值电阻电流源ia产生的电流大小相同。
电压比较器cmp的正输入端与第一公共端相连，负输入端与第二公共端相连，输出端与控制电路pctl相连。
控制电路pctl可控制选通开关的开闭状态，控制电路pctl的输出端为puf电路的输出端。
如图2所示，一种8位puf电路的工作方式，其包括电阻均值查找和比较记录两个步骤。
如图3所示，8位puf电路中电阻均值查找包括以下步骤：
步骤1：关闭电流源开关sp0、sp1…sp7和待比电阻开关sn0、sn1…sn7，即选通8个子待比电阻电路，此时，8个比例电流源i0、i1…i7产生的8支电流施加在8个并联的待比电阻r0、r1…r7上，产生待比电阻电压vp总，从第一公共端输入电压比较器cmp的正输入端；
步骤2：打开选通开关sc1，关闭选通开关sc2和sc3，此时，选通开关处于初始状态，均值电阻电流源ia产生的电流施加在均值电阻rc0和rc1，产生均值电阻电压vn均，从第二公共端输入电压比较器cmp的负输入端；
步骤2-1：打开选通开关sc1，关闭选通开关sc2和sc3，此时，选通开关处于初始状态，记录为sc1：sc2：sc3＝100(1表示打开，0表示关闭)，在本实施例中选择打开选通开关sc1，关闭选通开关sc2和sc3作为选通开关的初始状态，也可以选择打开和关闭其他的选通开关作为初始状态；
步骤3：电压比较器cmp根据待比电阻电压vp总和均值电阻电压vn均的大小，产生输出电平op；
当待比电阻电压vp总大于均值电阻电压vn均时，输出电平op＝1，表示均值电阻阵列反应的阻值小于待比电阻r0、r1…r7的实际平均值，需要控制电路pctl改变选通开关sc1、sc2和sc3的开闭状态以增加电阻阵列的总阻值，使其阻值逼近待比电阻r0、r1…r7的实际平均值；
当待比电阻电压vp总小于均值电阻电压vn均时，输出电平op＝0，表示均值电阻阵列反应的电阻大于待比电阻r0、r1…r7的实际平均值，需要控制电路pctl改变选通开关sc1、sc2和sc3的开闭状态以减小电阻阵列的总阻值，使其阻值逼近待比电阻r0、r1…r7的实际平均值。
步骤4：每改变一个选通开关的开闭状态，均需重复步骤3中对待比电阻电压vp总和均值电阻电压vn均的大小判断，然后再根据判断结果选择下一个选通开关的开闭状态，一共判断3次后，得到选通开关sc1、sc2和sc3的最终状态，即可得到最逼近待比电阻r0、r1…r7的实际平均值的均值电阻阵列。
具体的判断步骤如下：
首先判断选通开关sc1所处状态，假设选通开关sc1处于打开状态，选通开关sc2和sc3处于关闭状态，即sc1：sc2：sc3＝100时，比较此时待比电阻电压vp总和均值电阻电压vn均1的大小：
若待比电阻电压vp总＞均值电阻电压vn均1，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1处于打开状态，需要继续判断选通开关sc2和sc3所处状态；
若待比电阻电压vp总＜均值电阻电压vn均1，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1处于关闭状态，需要继续判断选通开关sc2和sc3所处状态；
其次判断选通开关sc2所处状态，当选通开关sc1处于打开状态时，假设选通开关sc2处于打开状态，选通开关sc3处于关闭状态，即sc1：sc2：sc3＝110时，比较此时待比电阻电压vp总和均值电阻电压vn均2的大小：
若待比电阻电压vp总＞均值电阻电压vn均2，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1和sc2均处于打开状态，需要继续判断选通开关sc3所处状态；
若待比电阻电压vp总＜均值电阻电压vn均2，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1处于打开状态，选通开关sc2处于关闭状态，需要继续判断选通开关sc3所处状态。
当选通开关sc1处于关闭状态时，假设选通开关sc2处于打开状态，选通开关sc3处于关闭状态，即sc1：sc2：sc3＝010时，比较此时待比电阻电压vp总和均值电阻电压vn均3的大小：
若待比电阻电压vp总＞均值电阻电压vn均3，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1处于关闭状态，选通开关sc2均处于打开状态，需要继续判断选通开关sc3所处状态；
若待比电阻电压vp总＜均值电阻电压vn均3，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，此时选通开关sc1和sc2均处于关闭状态，需要继续判断选通开关sc3所处状态。
最后判断选通开关sc3所处状态，当选通开关sc1和sc2处于打开状态时，假设选通开关sc3也处于打开状态，即sc1：sc2：sc3＝111时，比较此时待比电阻电压vp总和均值电阻电压vn均4的大小：
若待比电阻电压vp总＞均值电阻电压vn均4，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，已无均值电阻可以增加，则此时均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝111；
若待比电阻电压vp总＜均值电阻电压vn均4，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，此时只有关闭选通开关sc3，才能使均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝110。
当选通开关sc1处于打开状态，选通开关sc2处于关闭状态时，假设选通开关sc3处于打开状态，即sc1：sc2：sc3＝101时，比较此时待比电阻电压vp总和均值电阻电压vn均5的大小：
若待比电阻电压vp总＞均值电阻电压vn均5，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，已无均值电阻可以增加，则此时均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝101；
若待比电阻电压vp总＜均值电阻电压vn均5，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，此时只有关闭选通开关sc3，才能使均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝100。
当选通开关sc1处于关闭状态，选通开关sc2处于打开状态时，假设选通开关sc3处于打开状态，即sc1：sc2：sc3＝011时，比较此时待比电阻电压vp总和均值电阻电压vn均6的大小：
若待比电阻电压vp总＞均值电阻电压vn均6，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，已无均值电阻可以增加，则此时均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝011；
若待比电阻电压vp总＜均值电阻电压vn均6，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，此时只有关闭选通开关sc3，才能使均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝010。
当选通开关sc1和sc2处于关闭状态，假设选通开关sc3处于打开状态，即sc1：sc2：sc3＝001时，比较此时待比电阻电压vp总和均值电阻电压vn均7的大小：
若待比电阻电压vp总＞均值电阻电压vn均7，输出电平op＝1，则此时均值电阻阵列反应的阻值＜待比电阻r0、r1…r7的实际平均值，需要通过增加均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，已无均值电阻可以增加，则此时均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝001；
若待比电阻电压vp总＜均值电阻电压vn均7，输出电平op＝0，则此时均值电阻阵列反应的阻值>待比电阻r0、r1…r7的实际平均值，需要通过减小均值电阻阵列的阻值，逼近实际平均值，因已判断到最后一个选通开关，此时只有关闭选通开关sc3，才能使均值电阻阵列的阻值逼近实际平均值，选通开关最终状态为sc1：sc2：sc3＝000。
如图4所示，8位puf电路比较记录包括以下步骤：
步骤5：保持所述步骤4中选通开关sc1、sc2和sc3的最终状态不变，此时均值电阻电流源ia产生的电流施加在此时的均值电阻阵列上，产生均值电阻电压vn1，从第一公共端输入电压比较器cmp的正输入端；
步骤6：在待比电阻电路中，逐次选通8个子待比电阻电路，产生待比电阻电压vp1，从第二公共端输入电压比较器cmp的负输入端；
步骤7：所述比较器cmp比较均值电阻电压vn1和待比电阻电压vp1的大小，逐次记录电压比较器cmp输出电平op的值，直到逐次选通完8个自待比电阻电路，产生完整的8位puf随机数，记录为puf[0：7]。
具体逐次选通比例电流源和待比电阻和比较记录的步骤如下：
首先，关闭电流源开关sp0和待比电阻开关sn0，打开电流源开关sp1…sp7和待比电阻开关sn1…sn7，此时选通的子待比电阻电路包括比例电流源i0和待比电阻r0，比例电流源i0产生的电流施加到待比电阻r0上，产生待比电阻电压vp10；将待比电阻电压vp10与产生均值电阻电压vn1输入电压比较器cmp进行比较，将电压比较器cmp输出结果记录为第0位puf随机值puf[0]；
然后关闭电流源开关sp1和待比电阻开关sn1，打开电流源开关sp0、sp2…sp7和待比电阻开关sn0、sn2…sn7，此时选通的子待比电阻电路包括比例电流源i1和待比电阻r1，比例电流源i1产生的电流施加到待比电阻r1上，产生待比电阻电压vp11；将待比电阻电压vp11与产生均值电阻电压vn1输入电压比较器cmp进行比较，将电压比较器cmp输出结果记录为第1位puf随机值puf[1]；
按照上述方法逐次选通子待比电阻电路，直到选通到第8个待比电阻r7和比例电流源i7，将电压比较器cmp输出结果记录为第7位puf随机值puf[7]；
此时记录的所有op结果即为产生的完整的puf随机数，记录为puf[0：7]。
在本实施例中，为了方便理解，选用的是均值电阻数为4，选通开关数为3的8位puf电路(自待比电阻电路数量为8，即待比电阻数量为8)，在实际生产或使用中，puf的位数根据待比电阻阵列中待比电阻数量决定，可以为n，n的数量不受限制，并且n的位数越高，其puf的片内汉明距离越接近50％，性能越好。
用于求均值的均值电阻阵列，其均值电阻的数量k 1和选通开关数量k也是可选的，k可以是3、4、5、6……，数值越高，由选通开关并联均值电阻得到的均值将越接近于实际n个待比电阻的均值。在k 1个均值电阻rc0、rc1…rck中，第x(1≤x≤k 1)个均值电阻的阻值为(2^(-x))*1.414*rz，即第一个均值电阻阻值为rc0＝(1/2)*1.414*rz＝0.707rz，其余k个均值电阻rc1…rck的阻值按照2倍数关系逐次递减，设置阻值rc0＝0.707rz，目的是通过后续的累加，当n趋向于无穷大时，实现0.707-1.414倍的电阻覆盖范围(
在求电阻均值的流程中，使用到了2分法的算法，实际上，使用冒泡排序，或者逐次比较的方法，都可以实现相同的结果，得到n个待比电阻的均值。
在本实施例中，选用的是k 1个均值电阻串联组成均值电阻阵列，电阻阻值之间符合逐位递减的关系，实际上也可以是k 1个均值电阻并联(如图5所示)，电阻阻值之间符合逐位递增的关系。也是通过开关并联电阻的数量，使得均值阵列的总电阻值，尽可能逼近n个待比电阻的平均值。
本发明的基于电阻加工不确定性的puf电路及其工作方式，puf电路产生puf随机数的源头，是n个独立的待比电阻阻值和k 1个均值电阻之间的大小关系。这带来了2个直接的好处：
(1)在同一颗芯片中，比均值大和比均值小的个体电阻数量接近相等，所以，本发明所产生的puf的数值，其“0”的个数和“1”的个数将非常接近。由片内汉明距离(hdintrachip)表征的随机性接近于50％，随机性较好。
为了量化表征本发明的有益效果，使用本发明的电路结构，在某0.13umcmos工艺库下，设计了3个选通开关数k＝6的puf电路，分别产生n＝16位、64位和256位puf随机数。如图6、图7、图8给出了该电路在10000次蒙特卡洛仿真下的随机性仿真结果。随机性的好坏使用片内汉明距离(hdintrachip)来表示。图6、图7、图8还一并给出了没有采用电阻求均值方案时，相同puf电路的片内汉明距离(hdintrachip)作为对比。由仿真结果可知，使用了本发明方案的puf电路，其多次仿真(实际应用中，对应了多个芯片或多个通信终端样本)下的片内汉明距离集中分布在0.5附近(且puf的位数越高，片内汉明距离越是集中分布在0.5附近)，即同一颗芯片中，由puf电路产生的“0”和“1”的数量接近相等而位置随机，而没有使用本发明中的电阻求均值方案，其片内汉明距离甚至可能等于0或1，也即可能出现全“0”或者全“1”的puf输出，与之相比，本发明方案显然具有较好的片内独立随机性。
(2)因为比较的对象是同一类型的电阻，它们受到温度和电源波动等外界干扰的趋势一致，在比较的过程中会被抵消。所以，本发明所提出的puf电路，具有较好的可靠性。
为了量化表征本发明的有益效果，使用上述16位、64位和256位puf电路在-40到125℃的范围内，进行了10000次蒙特卡洛仿真。如图8所示的仿真结果表明，3套puf电路，其可靠性都达到了100％，即上述3套电路的puf输出值，在-40到125℃的任何一个温度下，都不会发生改变。
需要指出的是，上述较佳实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
1.一种基于电阻加工不确定性的puf电路，其特征在于：其包括待比电阻电路、均值电阻电路、电压比较器cmp以及控制电路pctl，所述待比电阻电路包括n个子待比电阻电路，所述n个子待比电阻电路可逐次选通并分时输出待比电阻电压vp，所述均值电阻电路输出均值电阻电压vn，所述待比电阻电压vp输入所述电压比较器cmp的正输入端，所述均值电阻电压vn输入所述电压比较器cmp的负输入端，所述电压比较器cmp的输出端与所述控制电路pctl电连接，所述控制电路pctl输出puf随机数。
2.按照权利要求1所述基于电阻加工不确定性的puf电路，其特征在于：所述子待比电阻电路包括待比电阻、待比电阻开关、比例电流源以及电流源开关，所述待比电阻一端与地相连，另一端通过所述待比电阻开关和电流源开关与所述比例电流源的一端相连，所述比例电流源的另一端与电源相连。
3.按照权利要求2所述基于电阻加工不确定性的puf电路，其特征在于：所述待比电阻均采用相同类型和尺寸的电阻，可由所述电阻的方块电阻值及其尺寸计算得出所述待比电阻的理论阻值rz。
4.按照权利要求1所述基于电阻加工不确定性的puf电路，其特征在于：所述n个子待比电阻电路并联连接至第一公共端，所述第一公共端输出待比电阻电压vp。
5.按照权利要求1所述基于电阻加工不确定性的puf电路，其特征在于：所述均值电阻电路包括均值电阻电流源和均值电阻阵列，所述均值电阻阵列包括k 1个均值电阻，所述k 1个均值电阻串联连接，所述串联的k 1个均值电阻一端与地相连，另一端与所述均值电阻电流源相连。
6.按照权利要求5所述基于电阻加工不确定性的puf电路，其特征在于：所述k 1个均值电阻中，其第x(1≤x≤k 1)个均值电阻的阻值为(2^(-x))*1.414*rz。
7.按照权利要求6所述基于电阻加工不确定性的puf电路，其特征在于：所述均值电阻电路还包括和k个选通开关，所述k个选通开关分别并联在所述其余k个均值电阻上，所述控制电路pctl可控制所述k个选通开关的开闭状态。
8.按照权利要求5所述基于电阻加工不确定性的puf电路，其特征在于：所述串联的k 1个均值电阻与所述均值电阻电流源相连至第二公共端，所述第二公共端输出均值电阻电压vn。
9.按照权利要求1所述基于电阻加工不确定性的puf电路，其特征在于：所述子待比电阻电路包括比例电流源，所述均值电阻电路包括均值电阻电流源，所述比例电流源产生的电流大小与所述均值电阻电流源产生的电流大小相同。
10.一种如权利要求1至9任一项所述的puf电路的工作方式，其特征在于：其包括电阻均值查找和比较记录两个步骤，电阻均值查找步骤用于查找出所述待比电阻电路中待比电阻的均值，所述比较记录步骤用于产生所述puf随机数。
11.按照权利要求10所述puf电路的工作方式，其特征在于：所述n个子待比电阻电路包括n个待比电阻，所述均值电阻电路包括k 1个均值电阻、k个选通开关以及均值电阻电流源，所述电阻均值查找步骤包括以下步骤：
步骤1：选通所有子待比电阻电路，所述待比电阻电路输出待比电阻电压vp总，所述待比电阻电压vp总输入电压比较器cmp的正输入端；
步骤2：打开k个选通开关中任意一个，关闭其余选通开关，此时，选通开关处于初始状态，均值电阻电路输出均值电阻电压vn均，所述均值电阻电压vn均输入电压比较器cmp的负输入端；
步骤3：电压比较器cmp根据待比电阻电压vp总和均值电阻电压vn均的大小，产生输出电平op；
当待比电阻电压vp总大于均值电阻电压vn均时，输出电平0p＝1，表示此时选通的均值电阻阵列反应的阻值小于k个待比电阻的实际平均值，需要控制电路pctl改变k个选通开关的开闭状态以增加电阻阵列的总阻值，使其阻值逼近所述k个待比电阻的实际平均值；
当待比电阻电压vp总小于均值电阻电压vn均时，输出电平0p＝0，表示此时选通的均值电阻阵列反应的电阻大于k个待比电阻的实际平均值，需要控制电路pctl改变k个选通开关的开闭状态以减小电阻阵列的总阻值，使其阻值逼近所述k个待比电阻的实际平均值。
12.按照权利要求11所述puf电路的工作方式，其特征在于：所述电阻均值查找步骤还包括以下步骤：
步骤4：查找到最逼近n个待比电阻的实际平均值的均值电阻阵列，此时k个选通开关所处状态即为最终状态。
13.按照权利要求12所述puf电路的工作方式，其特征在于：所述比较记录步骤包括以下步骤：
步骤5：保持所述k个选通开关的最终状态不变，所述均值电阻电路产生均值电阻电压vn1，所述均值电阻电压vn1输入电压比较器cmp的正输入端；
步骤6：在待比电阻电路中，逐次选通所述n个子待比电阻电路，所述子待比电阻电路逐次产生待比电阻电压vp1，所述待比电阻电压vp1输入电压比较器cmp的负输入端；
步骤7：所述比较器cmp比较均值电阻电压vn1和待比电阻电压vp1的大小，逐次记录电压比较器cmp输出电平0p的值，直到逐次选通完n个比例电流源和n个待比电阻，产生完整的puf随机数，记录为puf[0：n-1]。
技术总结