本发明涉及计算机技术领域，具体地，涉及以处理器为核心的电路时序测量方法和装置。
背景技术：
在电子计算机硬件电路中以处理器为核心的电路是整个计算机的核心，因为处理器与多个外围电路存在读写访存关系，且其外围电路因连接或控制需求，信号在传输链路上存在变性的情况，因此要判断电路访存时序是否正确和可靠。
目前，一般需要对器件管脚的信号全部进行测量，才能正确的反映信号特性。然而实际工作中往往因电路设计的限制，如器件管脚过密、信号分布在pcb板正反两侧、信号传输至单机其他模块等，导致无法直接测量，而变性后的信号已和器件手册标准数据值有较大的差别，如果直接按手册值分析则必然和电路实际情况不符。
技术实现要素：
针对现有技术中的缺陷，本发明的目的是提供一种以处理器为核心的电路时序测量方法和装置。
本发明提供一种以处理器为核心的电路时序测量方法，包括：
步骤1：以处理器为核心，确定与处理器连接的器件访存关系，列出连接的各个器件输入输出管脚表；
步骤2：根据所述输入输出管脚表，确定各管脚信号传输链的路径测量点；
步骤3：对所述路径测量点进行分析，得到信号特性列表；
步骤4：根据所述信号特性列表，获得各个器件与传输时序相关的输入输出管脚端点信号数据；
步骤5：将所述端点信号数据与器件手册的标准数据进行比对，得到时序分析结果。
可选地，所述步骤1包括：
步骤1.1：根据原理图生成器件和器件管脚列表，获取具备时序接口的集成电路器件；所述时序接口包括：控制信号接口、地址信号接口和数据信号接口；
步骤1.2：将处理器作为核心器件，与其通信的其他器件均划入电路分析范围；
步骤1.3：按照所述电路分析范围，整理出与其传输时序相关的器件输入输出管脚列表。
可选地，所述步骤2包括：
根据所述输入输出管脚表，将每个器件的输入管脚作为链路终点，每个器件的输出管脚信号作为链路起点，梳理出每个器件的输入管脚信号传输链路；其中，所述传输链路上每个标识点均为路径测量点。
可选地，所述步骤3包括：
结合电路实物对所述路径测量点进行分析，以区分为直接测量点或间接测量点；
若为直接测量点，则直接测试该点信号波形并记录与参考源的关系；
若为间接测量点，则根据链路状态将该点信号区分为传输变性信号或设计变性信号，并将传输变性参数或设计变性参数写入所述信号特性列表。
可选地，所述步骤5包括：
将所述端点信号数据与器件手册的标准数据进行比对，若符合所述器件手册的标准数据，则输出测量通过的结果；若不符合所述器件手册的标准数据，则输出测量不通过的结果。
本发明还提供一种以处理器为核心的电路时序测量装置，用以执行上述任一项所述的以处理器为核心的电路时序测量方法，所述装置包括：
图纸抽象输入模块，用于剔除图纸中无控制信号、地址信号和数据信号的器件，并选择处理器作为核心器件；
管脚列表生成模块，用于按照处理器核心器件的访存关系，确定与所述处理器连接的各个器件的输入输出管脚表；
管脚信号传输链路生成模块，用于根据所述输入输出管脚表，确定各管脚信号传输链的路径测量点；
测量点信号采集模块，用于对所述路径测量点进行分析，得到信号特性列表；
数据比对和分析结果输出模块，用于根据所述信号特性列表，获得各个器件与传输时序相关的输入输出管脚的端点信号数据；将所述端点信号数据与器件手册标准数据值进行比对，得到时序分析结果。
与现有技术相比，本发明具有如下的有益效果：
本发明提供的以处理器为核心的电路时序测量方法和装置，可以在不完全测试的情况下，将信号因传输链路造成的变性引入测量中，将测量和分析相结合，获得最接近于完全测量的信号，从而可以用于分析实际电路时序是否满足器件手册的时序关系，适用于无法直接在器件管脚测量全部电路信号特性的情况。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为以处理器为核心的电路时序测量方法的流程图；
图2为按核心器件访存关系确定时序分析的电路范围流程图；
图3为路径和路径测量点获取流程图；
图4为信号路径值获取流程图；
图5为以处理器为核心的电路时序测量装置的结构示意图；
图6为处理器tsc695的输入数据时序图；
图7为prom存储器at28hc256输出数据时序图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进，如以其他器件为核心器件展开分析。这些都属于本发明的保护范围。
图1为以处理器为核心的电路时序测量方法的流程图，如图1所示，包括如下步骤：
s101：按照处理器核心器件的访存关系，确定与处理器核心器件连接的各个器件的输入输出管脚表。
本实施例中，以需测量的电路实物、电路原理图和印制板图为输入，通过分析电路实物的器件组成，确定处理器核心器件；然后将处理器核心器件的工作时钟信号作为各信号传输的参考源。根据处理器核心器件的访存关系确定时序分析的电路范围，分别列出与核心器件具备访存关系的各器件上与传输时序相关的输入输出管脚表。
图2为按核心器件访存关系确定时序分析的电路范围流程图，如图2所示，根据原理图生成器件和器件管脚列表，提取具备控制信号、地址信号和数据信号等时序接口的集成电路器件，将器件列表中具备多组控制信号需与其他多个器件通信的器件作为核心分析器件。并将核心器件及与核心器件通信的器件划入电路分析范围。整理核心器件及各器件与传输时序相关的输入输出管脚列表。
s102：根据输入输出管脚表，确定各管脚信号传输链的路径测量点。
本实施例中，可以通过网表获得各个信号点的名称。
图3为路径和路径测量点获取流程图，如图3所示，将每个器件的输入管脚作为链路终点，每个器件的输出管脚信号作为链路起点，根据网表文件梳理出每个器件的输入管脚信号传输链路。以某一个器件的输入管脚信号为例，以其输入管脚信号作为终点信号名在网表上找相关连接点名称，作为链路前一点，如该点非核心器件输出管脚，则根据该点特性(电阻、隔离器件、fpga等)做标识，并继续在网表上找上一级相关连接点名称，直到该点为核心器件输出管脚，则结束链路查找，并以该点作为链路起点。反之如以核心器件输入管脚信号为例，则以其输入管脚信号作为终点信号名在网表上找相关连接点名称，作为链路前一点，直到找到有时序关系的器件输出管脚作为链路起点。一般每个器件的输入管脚信号传输链路，可能存在一条或n条链路，如链路起点是另一个器件的输出管脚则保留链路，否则删除该链路。因为该链路为单端链路即存在的测试点或电路上下拉状态控制点，而非实际通信链路。除核心器件因为需要与多个器件进行数据通信，可能具备多条链路外，其余器件的输入管脚均为单一链路。传输链路上每个标识点均为路径测量点。
s103：对路径测量点进行分析，得到信号特性列表。
本实施例中，路径测量点的信号包括直接测量信号或间接信号。
图4为信号路径值获取流程图，如图4所示，可以结合电路实物对测量点分析，区分为直接测量点或间接测量点。直接测量点则可以直接测试该点信号波形并记录与参考源的关系。间接测量点则需要根据链路状态将该点信号区分为传输变性信号或设计变性信号，将传输变性参数(如：印制板走线延时：6英寸1纳秒)或设计变性参数(器件传输延时、设计延时)写入信号特性列表。
s104：根据信号特性列表，获得各个器件与传输时序相关的输入输出管脚的端点信号数据。
s105：将端点信号数据与器件手册的标准数据进行比对，得到测量结果。
本实施例中，通过比对端点信号数据和器件手册的标准数据，来判断器件的时序是否满足要求。
图5为以处理器为核心的电路时序测量装置的结构示意图，如图5所示，通过原理图的网表获得器件管脚名和连接关系，采用图纸抽象输入模块，去除图纸中无控制信号、地址信号和数据信号的器件，并选择网表中地址信号或数据信号传输链路耦合密度最高的器件作为核心器件。通过管脚列表生成模块，对确定分析范围的器件和其时序相关的输入输出管脚进行列表。通过管脚信号传输链路生成模块，将每个器件的输入管脚作为链路终点，每个器件的输出管脚信号作为链路起点，根据网表文件梳理出每个器件的输入管脚信号传输链路，可能存在一条或n条链路，如链路起点是另一个器件的输出管脚则保留链路，否则删除该链路，因为该链路为单端链路即存在的测试点或电路上下拉状态的控制点，而非实际通信链路。通过测量点信号采集模块，穷举各管脚信号传输链的路径测量点，根据实际电路实物，分类测量点为直接测量信号或间接信号，如为直接信号，则通过测量设备直接测试信号，并输入该点实测数据，如为间接信号，则根据实际电路调用传输变性参数。所有数据通过数据比对和分析结果输出模块，可以获得各器件管脚端信号组关系，比对器件手册，确定是否满足其要求，并具备裕度，将分析结果输出。
具体地，如果需进行时序分析的电路中有处理器，则尽可能将处理器作为核心进行分析，因为处理器与其他电路模块基本属于主从模式的交互通信，且处理器自身时钟周期可作为分析链路中传输信号的参考源。但是如果电路中无处理器，则尽可能辨识出与周围电路交互数据耦合最多的器件，或主从交互模式通信的主端，作为核心开展电路时序分析。以某电路示例说明，该电路包含处理器(tsc695)、prom存储器(at28hc256)等器件。根据原理图生成器件和器件管脚列表。
将处理器tsc695定位为核心器件，分析以其为核心的访存电路时序，此例分析处理器tsc695读取prom存储器at28hc256的时序。传输链路的建立如表1所示。
表1
链路中直接测量点为链路中(l1)fpag芯片a54sx3272的管脚，可直接测量到tio为fpga器件io引脚延时11.6ns，tlogic为fpga计算组合逻辑延时15.2ns。其余处理器端和prom端均为间接测量点，需要将链路传输延时和设计延时相结合获取。
图6为处理器tsc695的输入数据时序图，图7为prom存储器at28hc256输出数据时序图。参见图6、图7；根据cpu读prom时序，cpu在取数时要求数据线稳定，并保证建立时间t满足t9(手册值最小11.5ns)要求，保持时间t满足t10(手册值最小5ns)要求。prom的oe传输链路为：cpu输出oe，经fpga转发驱动prom，oe信号在对prom的操作中维持低电平。起始端和终端都无法直接测量，l1点可测量(tio为fpga器件io引脚延时属于传输变性，实测值为11.6ns)。因此可以获得在起始周期其有效的最大输出延时为t8-t tio≈-24.775ns(手册值t8计算公式10.5ns t/4＝26.125ns，t为16mhz主频周期62.5ns)，最大延时计算为负值表示在正式的prom访问前oe信号已有效。
prom的cs传输链路为：cpu输出romcs，经fpga转发驱动prom，romcs信号在对prom的操作中维持低电平。起始端和终端都无法直接测量，l1点可测量(tio为fpga器件io引脚延时属于传输变性，tlogic为fpga计算组合逻辑延时属于设计变性，两者实测值为15.2ns)。因此可以获得在起始周期其有效的最大输出延时为t5 tio tlogic≈27.7ns(手册值t5为12.5ns)。
prom的ra传输链路为：cpu输出ra，经fpga转发驱动prom。起始端和终端都无法直接测量，l1点可测量(tio为fpga器件io引脚延时属于传输变性，实测值为11.6ns)，在起始周期其有效的最大输出延时为t4-t tio-44.4ns，最大延时计算为负值表示在正式的prom访问前ra信号已有效。其他周期其有效的最大输出延时为t23 tio≈24.6ns。
综上，在分析prom的读时序建立时间时，数据线的建立时间应满足：t nws*t-(t5 tio tlogic)-tce＞t9。其中nws指插入的等待周期个数，由软件配置决定，最小为0；t为16mhz主频下单周期时间，为62.5ns；tce手册值最大120ns。
本案例中等待周期配置为2个，公式代入相关数值，结果为62.5 2*62.5-27.7-120＝39.8＞11.5成立；说明prom读的建立时间在等待周期配置为2时可以满足要求且有一定的时序裕量。
数据线的保持时间主要依据地址线变化后prom数据的保持时间。prom的data传输链路为：prom输出data，经fpga转发驱动cpu。
起始端和终端都无法直接测量，l1点可测量(tio为fpga器件io引脚延时属于传输变性，实测值为11.6ns)，数据线的保持时间应满足以下公式：
(t23 tio) toh＞t10
因tio延时为11.6ns，已大于cpu芯片要求的t10(手册值5ns)时间，故即使t23和toh按最苛刻的时间0代入计算，仍可保证数据线保持时间满足要求，电路时序可靠有裕度。
需要说明的是，本发明提供的以处理器为核心的电路时序测量方法中的步骤，可以利用以处理器为核心的电路时序测量装置中对应的模块、单元等予以实现，本领域技术人员可以参照系统的技术方案实现方法的步骤流程，即系统中的实施例可理解为实现方法的优选例，在此不予赘述。
本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。
1.一种以处理器为核心的电路时序测量方法，其特征在于，包括：
步骤1：以处理器为核心，确定与处理器连接的器件访存关系，列出连接的各个器件输入输出管脚表；
步骤2：根据所述输入输出管脚表，确定各管脚信号传输链的路径测量点；
步骤3：对所述路径测量点进行分析，得到信号特性列表；
步骤4：根据所述信号特性列表，获得各个器件与传输时序相关的输入输出管脚端点信号数据；
步骤5：将所述端点信号数据与器件手册的标准数据进行比对，得到时序分析结果。
2.根据权利要求1所述的以处理器为核心的电路时序测量方法，其特征在于，所述步骤1包括：
步骤1.1：根据原理图生成器件和器件管脚列表，获取具备时序接口的集成电路器件；所述时序接口包括：控制信号接口、地址信号接口和数据信号接口；
步骤1.2：将处理器作为核心器件，与处理器通信的其他器件均划入电路分析范围；
步骤1.3：按照所述电路分析范围，整理出与处理器传输时序相关的器件输入输出管脚列表。
3.根据权利要求1所述的以处理器为核心的电路时序测量方法，其特征在于，所述步骤2包括：
根据所述输入输出管脚表，将每个器件的输入管脚作为链路终点，每个器件的输出管脚信号作为链路起点，梳理出每个器件的输入管脚信号传输链路；其中，所述传输链路上每个标识点均为路径测量点。
4.根据权利要求1所述的以处理器为核心的电路时序测量方法，其特征在于，所述步骤3包括：
结合电路实物对所述路径测量点进行分析，以区分为直接测量点或间接测量点；
若为直接测量点，则直接测试该点信号波形并记录与参考源的关系；
若为间接测量点，则根据链路状态将该点信号区分为传输变性信号或设计变性信号，并将传输变性参数或设计变性参数写入所述信号特性列表。
5.根据权利要求1所述的以处理器为核心的电路时序测量方法，其特征在于，所述步骤5包括：
将所述端点信号数据与器件手册的标准数据进行比对，若符合所述器件手册的标准数据，则输出测量通过的结果；若不符合所述器件手册的标准数据，则输出测量不通过的结果。
6.一种以处理器为核心的电路时序测量装置，其特征在于，用以执行如权利要求1-5中任一项所述的以处理器为核心的电路时序测量方法，所述装置包括：
图纸抽象输入模块，用于剔除图纸中无控制信号、地址信号和数据信号的器件，并选择处理器作为核心器件；
管脚列表生成模块，用于按照处理器核心器件的访存关系，确定与所述处理器连接的各个器件的输入输出管脚表；
管脚信号传输链路生成模块，用于根据所述输入输出管脚表，确定各管脚信号传输链的路径测量点；
测量点信号采集模块，用于对所述路径测量点进行分析，得到信号特性列表；
数据比对和分析结果输出模块，用于根据所述信号特性列表，获得各个器件与传输时序相关的输入输出管脚的端点信号数据；将所述端点信号数据与器件手册标准数据值进行比对，得到时序分析结果。
技术总结