本发明一般涉及场效应晶体管(fet)，更具体地说，涉及用于认知器件电路的具有高电阻读出的垂直设置的fet。
背景技术：
认知器件电路可以包括神经网络或其他机器学习设备结构。典型的晶体管操作优选较高电流以减少信号延迟。然而，较高电流晶体管器件可能不适合于许多认知器件电路，认知器件电路可能需要较低电流规格以用于适当操作。
因此，在本领域中需要解决上述问题。
技术实现要素：
从第一方面来看，本发明提供了一种半导体器件，包括：形成在晶体管结构中的源极区和漏极区；沟道区，设置在源极区与漏极区之间；形成在沟道区上的包覆层(claddinglayer)，包覆层包括半导体材料；以及形成在包覆层上的栅极结构的栅极电介质。
从另一方面来看，本发明提供了一种半导体装置，包括：衬底；形成在衬底上的交叉开关栅格，该交叉开关栅格包括第一线和横向于所述第一线形成的第二线；形成在交叉开关栅格的第一和第二线的交叉处的晶体管，所述晶体管包括具有比正常(normal)晶体管低的沟道电流的低电流晶体管，所述低电流晶体管包括本发明的半导体器件。
从另一方面来看，本发明提供了一种用于形成半导体器件的方法，包括：在低电流器件区域中的晶体管结构上形成掺杂的包覆层；在在所述低电流器件区中的包覆层上以及在正常器件区中的晶体管结构上形成栅极结构；选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，从而在所述低电流器件区中形成用于低电流器件的凹陷；形成填充所述低电流器件中的所述凹陷的间隔物(spacer)；以及在栅极结构的相对侧上形成源极区和漏极区，以在低电流器件区中形成低电流器件，并在正常器件区中形成正常器件。
从另一方面来看，本发明提供了一种用于形成半导体器件的方法，包括：在衬底上形成硬掩模层；将所述硬掩模层和晶体管结构图案化到所述衬底中；从低电流器件区中的晶体管结构上方去除硬掩模；在所述低电流器件区中的所述晶体管结构上生长掺杂的包覆层；从正常器件区去除硬掩模；在所述低电流器件区中的所述包覆层之上以及在所述正常器件区中的所述晶体管结构上形成栅极结构；选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，从而在所述低电流器件区中形成用于低电流器件的凹陷；形成填充所述低电流器件中的所述凹陷的间隔物；以及在栅极结构的相对侧上形成源极区和漏极区，以在低电流器件区中形成低电流器件，并在正常器件区中形成正常器件。
从另一方面来看，本发明提供了一种半导体装置，包括：衬底；形成在所述衬底上的交叉开关栅格，所述交叉开关栅格包括第一线和横向于所述第一线形成的第二线；形成在交叉开关栅格的第一和第二线的交叉处的晶体管，所述晶体管包括低电流晶体管，所述低电流晶体管具有比普通晶体管低的沟道电流，所述低电流晶体管包括：源极区和漏极区，所述源极区和所述漏极区设置在所述衬底上；沟道区，设置在所述源极区与所述漏极区之间；形成在沟道区上的包覆层；以及形成在包覆层上的栅极结构的栅极电介质。
根据本发明的实施例，半导体器件包括形成在晶体管结构中的源极区和漏极区。沟道区设置在源极区和漏极区之间。在沟道区上形成包覆层，并且包覆层包括半导体材料。在包覆层上形成栅极结构的栅极电介质。
根据另一实施例的另一种半导体器件包括：衬底；形成在所述衬底上的交叉开关栅格，所述交叉开关栅格包括第一线和横向于所述第一线形成的第二线；以及形成在所述交叉栅格的第一线和第二线的交叉点处的晶体管。晶体管包括具有比正常晶体管低的沟道电流的低电流晶体管。所述低电流晶体管包括设置在所述衬底上的源极区和漏极区、设置在所述源极区和所述漏极区之间的沟道区；形成在沟道区上的包覆层；以及形成在包覆层上的栅极结构的栅极电介质。
根据另一实施例的一种用于形成半导体器件的方法包括：在低电流器件区域中的晶体管结构上形成掺杂的包覆层；在所述低电流器件区中的所述包覆层之上以及在正常器件区中的晶体管结构上形成栅极结构；选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，从而在所述低电流器件区中形成用于低电流器件的凹陷；形成填充所述低电流器件中的所述凹陷的间隔物；以及在栅极结构的相对侧上形成源极区和漏极区，以在低电流器件区中形成低电流器件，并在正常器件区中形成正常器件。
根据又一实施例的另一种用于形成半导体器件的方法包括：在衬底上形成硬掩模层；将所述硬掩模层和晶体管结构图案化到所述衬底中；从低电流器件区域中的晶体管结构上方去除硬掩模；在所述低电流器件区中的所述晶体管结构上生长掺杂的包覆层；从正常器件区去除硬掩模；在所述低电流器件区中的所述包覆层之上以及在所述正常器件区中的所述晶体管结构上形成栅极结构；选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，从而在所述低电流器件区中形成用于低电流器件的凹陷；形成填充所述低电流器件中的所述凹陷的间隔物；以及在栅极结构的相对侧上形成源极区和漏极区，以在低电流器件区中形成低电流器件，并在正常器件区中形成正常器件。
从以下结合附图阅读的对本发明的说明性实施例的详细描述中，这些和其它特征和优点将变得显而易见。
附图说明
以下描述将参考以下附图提供优选实施例的细节，其中：
图1是示出根据本发明实施例的用于采用低迁移率和高电阻读出晶体管的充电/放电电路以及交叉开关栅格的示意图；
图2是示出根据本发明实施例的具有其上形成有硬掩模的晶体管结构的器件的截面图；
图3是示出根据本发明实施例的图2的器件的截面图，其中在晶体管结构之间平坦化电介质层；
图4是示出根据本发明实施例的图3的器件的截面图，其中去除了用于低电流器件的硬掩模；
图5是示出根据本发明实施例的图4的器件的截面图，其中包覆层在用于低电流器件的晶体管结构上生长；
图6是示出根据本发明实施例的图5的器件的截面图，其中散射中心通过惰性物质的离子轰击形成在包覆层中；
图7是示出根据本发明实施例的图6的器件的截面图，其中电介质层凹陷到低于包覆层；
图8是示出根据本发明实施例的图7的器件的截面图，其中栅极结构(金属栅极或虚拟栅极)形成在用于低电流器件的包覆层上和用于正常器件的晶体管结构上；
图9是示出根据本发明实施例的图8的器件的截面图，其中包覆层凹陷到低于用于低电流器件的栅极结构；
图10是示出根据本发明实施例的图9的器件的截面图，其中在正常和低电流器件的侧壁上以及在用于低电流器件的包覆层的凹陷内形成间隔物，以及为源极区和漏极区形成凹陷；
图11是示出根据本发明实施例的图10的器件的截面图，其中所形成的源极区和漏极区在沟道区或低电流器件中产生底切区；以及
图12是示出根据本发明实施例的用于形成低电流器件的方法的框图/流程图。
具体实施方式
本发明的各方面涉及高电阻场效应晶体管(fet)。高电阻fet可以用于存储器件的读出操作，并且在认知器件中特别有用，认知器件可以包括神经网络等。高电阻(或低电流)fet可以包括导致较低电流的低迁移率特性。这些特性可以由fet器件的源极、漏极和沟道层中的材料和掺杂水平提供。应该理解，针对低迁移率/高电阻/低电流器件描述的应用是说明性的，并且可以预期除了读出器件之外的其它应用。
在有用的实施例中，高电阻fet可以包括在交叉开关电路中，其中高电阻fet是连接交叉开关栅格的行和列中的金属线的电路的一部分。虽然典型的晶体管操作由于低延迟性能而优选较高电流，但是一些应用，例如交叉开关认知应用，需要较低电流或较高电阻来提供令人满意的操作。低迁移率/高电阻/低电流器件被认为具有相对于形成在半导体芯片上的正常器件的特性。这些可以包括未被修改以降低电流或载流子迁移率的器件。正常器件是用常规工艺和结构形成的。
本发明的实施例包括一种晶体管器件，其可以包括低迁移率并因此包括低电流，并且以可控的方式制造。该制造可以包括形成较高掺杂剂沟道包覆层结构。较高掺杂和可选的附加中性散射注入提供了载流子的散射中心，其降低了电子或空穴的迁移率。本实施例可以包括平面晶体管器件，但finfet、纳米线和其它晶体管结构也可以从本发明的实施例中受益。在有用的实施例中，提供了根据本发明的各方面的用于形成fet的方法。
应当理解，将根据给定的说明性体系结构来描述本发明的各方面；然而，在本发明的各方面的范围内，可以改变其它体系结构、衬底材料和工艺特征和步骤。
还应当理解，当诸如层、区域或衬底的元件被称为在另一元件“上”或“上方”时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方″时，不存在中间元件。还将理解，当元件被称为″连接″或″耦合″到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
本实施例可以包括集成电路芯片的设计，其可以以图形计算机编程语言创建，并且存储在计算机存储介质(诸如盘、磁带、物理硬盘驱动器或诸如存储访问网络中的虚拟硬盘驱动器)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以通过物理手段(例如，通过提供存储设计的存储介质的拷贝)或电子地(例如，通过因特网)直接或间接地将所得到的设计传输到这样的实体。然后，将存储的设计转换为用于制造光刻掩模的适当格式(例如，gdsii)，其通常包括要在晶片上形成的所讨论的芯片设计的多个副本。光刻掩模用于限定要蚀刻或以其它方式处理的晶片(和/或其上的层)的区域。
本文所述的方法可用于集成电路芯片的制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)作为裸芯片或以封装形式来分发所得到的集成电路芯片。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，具有被固定到母板或其它更高级载体的引线)中或多芯片封装(例如陶瓷载体，其具有表面互连或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
还应当理解，将根据所列元素，例如sige来描述材料化合物。这些化合物包括化合物内不同比例的元素，例如sige包括sixge1-x，其中x小于或等于1等。此外，其它元素可以包括在化合物中并且仍然根据本原理起作用。具有附加元素的化合物在本文中将被称为合金。
说明书中对“一个实施例”或“实施例”及其它变型的引用意味着结合该实施例描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书中的各个地方出现的短语“在一个实施例中”或“在实施例中”以及任何其它变型的出现不一定都指相同的实施例。
应当理解，例如在“a/b”、“a和/或b”以及“a和b中的至少一个”的情况下，使用以下“/”、“和/或”以及“中的至少一个”中的任何一个旨在涵盖仅对第一列出的选项(a)的选择、或仅对第二列出的选项(b)的选择、或对两个选项(a和b)的选择。作为进一步的例子，在“a、b和/或c”和“a、b和c中的至少一个”的情况下，这样的措词旨在包括仅选择第一个列出的选项(a)，或者仅选择第二个列出的选项(b)，或者仅选择第三个列出的选项(c)，或者仅选择第一个和第二个列出的选项(a和b)，或者仅选择第一个和第三个列出的选项(a和c)，或者仅选择第二个和第三个列出的选项(b和c)，或者选择所有三个选项(a和b和c)。这可以扩展到所列的许多项目，这对于本领域和相关领域的普通技术人员来说是显而易见的。
本文所使用的术语仅用于描述特定实施例的目的，且不希望限制示例性实施例。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语″包括″、″包含″和/或″含有″在本文中使用时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
为了便于描述，这里可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语来描述一个元件或特征与另一元件或特征的关系，如图中所示，应当理解，空间相对术语旨在包括除了图中所示的定向之外的装置在使用或操作中的不同定向，例如，如果图中的装置翻转，则描述为在其它元件或特征“下面”或“下方”的元件将定向在其它元件或特征“上方”。因此，术语“下方”可以包括上方和下方的取向。该装置可以以其它方式定向(旋转90度或处于其它定向)，并且可以相应地解释本文所使用的空间相对描述。此外，还将理解，当层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或者也可以存在一个或多个中间层。
应当理解，尽管术语第一、第二等等可以在此用于描述各种元件，但是这些元件不应当受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分。因此，在不脱离本概念的范围的情况下，下面讨论的第一元件可以被称为第二元件。
现在参考附图，其中相同的数字表示相同或相似的元件，首先参考图1，示意图示出了具有读出场效应晶体管(fet)20的电路10。在节点a和b之间采用读出fet20以读出存储在电容器22中的电荷。读出fet20可以包括正常晶体管、如将要描述的低电流晶体管或其它类型的晶体管。
电容器22根据输入v1和v2充电或放电，其使用充电晶体管26和放电晶体管24控制电容器22的充电和放电。充电晶体管26和放电晶体管24可分别包括p型fet(pfet)和n型fet(nfet)；然而，这些器件和读出晶体管20(例如nfet)可以根据需要具有相反的极性。
应当理解，电路10可以包括附加的或不同的组件，并且可以执行类似的或完全不同的任务，并且根据需要具有不同的结构(例如，平面晶体管、finfet、纳米线晶体管等)。在一个有用的实施例中，读出fet20包括在交叉开关阵列30中。交叉开关阵列30包括形成在衬底上或上方的横向金属线12、14的网格(根据需要具有例如中间层)。读出fet20的源极和漏极(节点a和b)耦合到线12、14。
在一个实施例中，交叉开关阵列30形成神经网络或模拟神经元的其它认知器件。神经网络存储模拟器件中的学习的路径信息。可以改变读出fet20的特性以提供模拟学习的响应性。在一个实施例中，高电阻或低电流可被用于将阵列30的目标用作认知器件。也可以采用其它用途和方法。
请参照图2，其示出处于部分制造状态中的半导体装置100的截面图。在该示例中，器件100已经经历了先前的处理以在衬底50上形成硬掩模或电介质层52。硬掩模层52可以包括介电材料，例如硅的氧化物、氮化物和氮氧化物或其它合适的介电材料。
使用图案处理技术(例如，光刻)来图案化硬掩模层52。硬掩模层52被图案化以限定用于形成晶体管结构54的区域。所界定的区域用于待形成的晶体管器件的有源区域。在这种情况下，将描述平面器件并在图中示出；然而，可以采用其他器件结构，例如鳍状物、纳米线、垂直器件等。这种结构可以采用具有不同形状或形式的晶体管结构54。
通过使用硬掩模52的图案以限定区域54的蚀刻工艺、例如反应离子蚀刻(rie)或其它各向异性蚀刻工艺，将晶体管结构54蚀刻到衬底50中。晶体管结构54可以包括鳍片、纳米线、衬底平台、衬底的表面或其它部分等。
半导体器件100包括衬底50，其可以包括一个或多个层。衬底50可以包括任何适当的衬底结构，例如体半导体、绝缘体上半导体(soi)衬底等。在一个示例中，衬底50可以包括含硅材料。在另一实施例中，衬底可用于生长或蚀刻纳米线。
适用于衬底50的含硅材料的说明性示例可以包括但不限于si、sige、sigec、sic及其多层。尽管硅是晶片制造中主要使用的半导体材料，但是可以采用或包括替代的半导体材料作为附加层，例如但不限于锗、砷化镓、氮化镓、硅锗、碲化镉、硒化锌等。也可以考虑其它衬底材料。
参考图3，在器件100的表面上形成介电材料56，并填充在结构54之间。介电材料56可包括氧化物(例如氧化硅)或其它合适的介电材料。在一个实施例中，介电材料56可以通过化学气相沉积(cvd)、物理气相沉积(pvd)或任何其它合适的沉积工艺形成。
平坦化工艺或类似工艺可用于平坦化器件100的顶表面并去除存取介电材料56向下直至硬掩模层52。平坦化工艺可以包括蚀刻工艺或化学机械抛光(cmp)。
参考图4，执行掩模工艺以覆盖正常器件区58并暴露低电流器件区60。掩模工艺可以包括在器件100的表面上形成阻挡层(未示出)。可以图案化阻挡层(未示出)以暴露低电流器件区60。然后，可以执行蚀刻工艺以从低电流器件区60去除硬掩模层52。这暴露了低电流器件区60中的晶体管结构54，用于低电流器件形成所特有的处理。在特别有用的实施例中，低电流器件的形成可以包括读出fet或其它器件的形成。可以去除阻挡层(未示出)。
参考图5，在低电流器件区60中的晶体管结构54上生长高掺杂剂包覆层62。高掺杂剂包覆层62可以包括具有高掺杂剂浓度的衬底材料，以形成n型fet(nfet)或p型fet(pfet)。在一个实施例中，高掺杂剂包覆层62可以包括砷(as)或磷(p)，其掺杂浓度大于约1×1018个掺杂剂或原子/cm3，并且对于pfet优选地大于1×1019个掺杂剂或原子/cm3)。高掺杂剂包覆层62可以在大约2nm到大约15nm之间。可以采用其它尺寸。高掺杂剂包覆层62优选包括比高掺杂剂包覆层62形成于其上的材料更高的掺杂剂浓度。
在另一实施例中，高掺杂剂包覆层62可以包括硼(b)或镓(ga)，其掺杂浓度大于约1×1018原子/cm3，并且对于nfet优选大于1×1019掺杂剂/cm3。高掺杂剂包覆层62可以在大约2nm到大约15nm之间。可以采用其它尺寸。
高掺杂剂包覆层62可以是外延生长的，并且可以是单晶、多晶或非晶的。高掺杂剂包覆层62的掺杂剂可以原位提供，或者可以通过离子注入或其它掺杂工艺(例如，层的沉积和掺杂剂扩散到结构54中)注入到结构54内。
参考图6，可选的散射中心66形成在包覆层62内以进一步降低电子或空穴迁移率。散射中心66可以包括注入包覆层62中的一定浓度的惰性材料。可任选地形成注入散射中心66以调节包覆层66的晶格无序，从而提供低电流器件特性，例如较低的载流子迁移率、增加的器件电阻等。在一个实施例中，散射中心66包括惰性掺杂剂64，例如ar、xe、其它稀有气体或其它惰性材料。惰性掺杂剂64可以通过离子轰击或其它工艺注入。掺杂剂剂量可以从大约1×1013至大约1×1015/cm2。注入或离子轰击可以包括任何合适的注入方法。注入散射中心66仅形成在低电流器件区60中的低电流fet上。
参考图7，可以去除正常器件区58上的硬掩模层52。可以通过选择性湿法或干法蚀刻去除硬掩模层52。然后通过对包覆层62有选择性的干法或湿法蚀刻来执行电介质层凹陷，以使介电材料56凹陷。在一个实施例中，介电材料56凹陷到低于包覆层62。在其他实施例中，介电材料56凹陷到包覆层62的厚度内的高度。
参考图8，在器件100上形成栅极电介质层70。栅极电介质层70在包覆层62和形成在电介质层70上的栅极导体层72之间形成栅极电介质。栅极电介质层70可使用化学气相沉积(cvd)、物理气相沉积(pvd)或其它适合的沉积工艺来形成。电介质层70可包括氧化物、氮化物或其它合适的介电材料。在一个实施例中，电介质层70包括″高k″介电材料，其特征在于介电常数(k)高于sio2的介电常数。高k介电材料可以包括但不限于氧化铪、硅酸铪、氧化钛、钛酸锶钡(bst)和锆钛酸铅(pzt)。
栅极导体层72包括导电材料，该导电材料包括但不限于金属、金属合金、金属氮化物和金属硅化物，以及它们的叠层和它们的复合物。在一个实施例中，栅极导体层72可以是任何金属，包括但不限于例如w、ni、ti、mo、ta、cu、pt、ag、au、ru、ir、rh和re以及包括上述导电基本金属中的至少一种的合金。栅极导体层72还可以包括掺杂多晶硅和/或多晶硅-锗合金材料(即，具有从每立方厘米1×1018个掺杂剂原子到每立方厘米1×1022个掺杂剂原子的掺杂剂浓度)和多晶硅化物材料(掺杂多晶硅/金属硅化物叠层材料)。
在有用的实施例中，栅极导体层72包括使用cvd、溅射或其它合适的沉积工艺沉积的金属。可用于该至少一个栅极导体层的金属的例子可包括但不限于w、ti、ta、cu、pt、ag、au、al、tin、wn、tan、tialn、taaln及其合金。栅极导体层72可以包括具有一种或多种材料的多个层。包覆层62形成在将要形成的源极和漏极区之间的沟道层上。
例如通过cvd或其它合适的工艺在栅极导体层72上沉积电介质覆盖层或硬掩模层74。覆盖层74可以包括氧化物、氮化物或任何其它合适的介电材料。
在一个实施例中，栅极电介质层70、栅极导体层72和覆盖层74被图案化。可以使用单个蚀刻掩模来图案化栅极电介质层70、栅极导体层72和覆盖层74，以形成图案化的栅极结构76。栅极结构76同时形成在正常器件区58和低电流器件区60中。栅极结构76形成在低电流器件区60中的包覆层62上，并且栅极结构76形成在正常器件区58中的晶体管结构54上。
栅极结构76可被图案化以控制栅极结构76的尺寸和形状。图案化工艺可包括光刻图案化工艺或任何其它图案化工艺。在一个示例中，可在覆盖层74上沉积光致抗蚀剂并将其暴露于辐射(例如，紫外(uv)光)以形成抗蚀剂掩模(未图示)。然后，可以执行各向异性蚀刻，例如反应离子蚀刻(rie)工艺，以蚀刻覆盖层74、栅极导体层72和栅极电介质层70。应当理解，栅极结构76可以包括实栅极(最初形成的栅极导体)或伪栅极(用于替代栅极)。
参考图9，执行蚀刻工艺以蚀刻高掺杂包覆层62的暴露部分。包覆层62可以包括高掺杂硅层，并且可以相对于包覆层62下面的晶体管结构54的未掺杂层被选择性地蚀刻。在一个实施例中，执行湿法蚀刻以使包覆层62凹陷，从而形成横向凹陷78。
参考图10，栅极侧壁间隔物80可以形成为与栅极结构76直接接触。可以通过在栅极结构76上沉积诸如氧化物、氮化物、氮氧化物或其它材料的介电材料的共形层，然后通过从除了栅极结构76的侧壁之外的水平表面去除共形层的蚀刻工艺，来形成栅极侧壁间隔物80。栅极侧壁间隔物80可以具有范围从约1nm到约10nm的宽度。在低电流器件区60中的栅极侧壁间隔物80填充凹陷78(图9)以形成偏移间隔物区81。
在形成栅极侧壁间隔物80之后，则可以使用间隔物80形成源极区和漏极区，以帮助限定蚀刻到晶体管结构54中的凹陷82。源极和漏极凹陷82可以形成在正常器件区58和低电流器件区60中的栅极结构76的相对侧上。使用选择性rie工艺蚀刻晶体管结构54，并在电介质层56的表面下蚀刻。
参考图11，通过从晶体管结构54上的材料外延生长来形成源极和漏极(s/d)区84。注意，源极和漏极84不接触低迁移率包覆层62，以提高可靠性并减少泄漏。外延生长工艺可以包括原位掺杂。在一个实施例中，s/d区84生长为高掺杂区，例如，具有约1×1020/cm3到约1×1021/cm3之间的掺杂浓度，优选约5×1020/cm3。在一个实施例中，p型掺杂剂，例如硼(b)可以用于pfet器件，砷(as)或磷(p)可以用于nfet器件。s/d区84可以在电介质层56之上、之下或与其齐平。
s/d区84可以通过超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)、金属有机化学气相沉积(mocvd)、低压化学气相沉积(lpcvd)、有限反应处理cvd(lrpcvd)、分子束外延(mbe)等外延形成。外延材料可以从气态或液态前体生长。外延材料可以使用气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)或其他合适的工艺来生长。根据晶体管的类型，可以在沉积期间通过添加掺杂剂、n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)来掺杂(原位掺杂)外延硅、硅锗(sige)和/或掺碳硅(si∶c)硅。源极/漏极区域中的掺杂剂浓度可在约1×1020cm-3至约1×1021cm-3的范围内，或优选为约5×1020cm-3。当si∶c外延生长，si∶c层可以包括0.2至3.0％范围内的碳。当sige外延生长时，sige可具有5％至80％范围内的锗含量，或优选地在20％至60％之间。
术语″外延生长和/或沉积″和″外延形成和/或生长″是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中生长的半导体材料(层上的晶体)具有与沉积表面的半导体材料(晶种材料)基本相同的晶体特性。在外延沉积工艺中，由源气体提供的化学反应物受到控制，并且系统参数被设定成使得沉积原子以足够的能量到达半导体衬底的沉积表面以在该表面上来回移动，使得沉积原子使其自身定向到沉积表面的原子的晶体排列。因此，外延生长的半导体材料具有与其上形成外延生长材料的沉积表面基本相同的晶体特性。例如，沉积在{100}取向的晶体表面上的外延生长的半导体材料将呈现{100}取向。在一些实施例中，外延生长和/或沉积工艺对于在半导体表面上形成是选择性的，并且通常不在暴露的表面上沉积材料，例如二氧化硅或氮化硅表面。
使用几个特征实现低电流fet器件20。一个特征包括具有与源极/漏极类型相反的掺杂剂类型的包覆层62。例如，如果包覆层62包括p型掺杂剂，则s/d区84包括nfet器件和n型掺杂剂，反之亦然。这些包覆层掺杂剂有助于更高的沟道电阻和降低的载流子迁移率。此外，散射中心掺杂剂(64，图6)可以在包覆层62的结构中引起缺陷，并且这些缺陷可以对器件20的沟道特性产生影响，进一步增加沟道电阻并降低载流子迁移率。而且，包覆层62不接触源极/漏极区84(由间隔物80隔开)，以改善可靠性和泄漏。
另一特征包括下重叠区88，其中间隔物80迫使源极和漏极区84从沟道90偏移一点，这是由于包覆层62和间隔物80的形成所导致的。下重叠区88底切沟道90，通过掺杂剂从s/d区84向外扩散而减少重叠掺杂剂扩散区，并进一步减少沟道电流。在正常器件和低电流器件中，在形成s/d区84之后，可以执行退火以使掺杂剂从s/d区84驱入到沟道区90中。由于隔离物80和包覆层62对沟道90附近的s/d区84的底切，低电流器件20将下重叠。
另一个特征是栅极导体72与沟道区90间隔了额外的距离(包覆层62的厚度)。这些特征可以被组合和调整，以提供低电流器件20所需的性能特性。这些特征可以被提供和/或调整，同时仍然以相同的处理顺序生产正常的器件(58)。
在形成s/d区84之后，可以执行正常的中段制程(mol)和后段制程(beol)处理。在一个实施例中，如果采用了伪栅极结构，则可以采用替换金属栅极(rmg)工艺。mol和beol处理可以包括层间电介质层、接触、金属线等的形成。这还可以包括形成交叉开关金属线栅格。
参考图12，说明性地描绘了示出用于形成半导体器件的方法的框图/流程图。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。还将注意，框图和/或流程图图示的每个框以及框图和/或流程图图示中的框的组合可以由执行指定功能或动作或执行专用硬件和计算机指令的组合的专用的基于硬件的系统来实现。
在框202中，在衬底或纳米线之上形成硬掩模层。在框204中，图案化硬掩模层，并且蚀刻衬底或纳米线以形成晶体管结构。晶体管结构可以包括通过蚀刻衬底形成的平台、通过蚀刻形成的鳍或通过蚀刻形成或处理的纳米线。蚀刻可以包括反应离子蚀刻工艺。
在框206中，在晶体管结构上沉积电介质层，并例如使用cmp工艺将其平面化到硬掩模。在一些实施例中，电介质层是可选的，但是可以用于保护衬底的部分，提供浅沟槽隔离和/或提供相邻器件之间的电隔离。
在框208中，从低电流器件区域中的晶体管结构上方去除硬掩模。这可以通过仅在低电流器件区中通过选择性蚀刻阻挡或保护正常器件区以去除硬掩模来执行。
在框210中，在低电流器件区中的晶体管结构上生长掺杂的包覆层。这可以包括具有原位掺杂的外延生长工艺，尽管可以采用其它形式的沉积和掺杂。掺杂导电性被选择为包括与源极和漏极区的导电性相反的导电性。在有用的实施例中，掺杂的包覆层包括掺杂剂浓度在大约5×1018到大约5×1019原子/cm3之间的掺杂材料。在其它有用的实施方式中，包覆层包括约2nm至约15nm之间的厚度。
在框212中，可以可选地在包覆层内形成散射中心。可以通过用惰性气体离子，例如ar或xe轰击包覆层来形成散射中心。
在框214中，然后例如通过选择性蚀刻或通过使用阻挡掩模从正常器件区中的正常器件去除硬掩模。可以通过蚀刻工艺使电介质层凹陷。该凹陷可以包括暴露包覆层的侧面。
在框216中，在低电流器件区中的包覆层上以及在正常器件区中的晶体管结构上形成栅极结构。栅极结构可以包括栅极电介质层、一个或多个导电层或伪栅极材料层和覆盖层。在图案化的蚀刻(例如，反应离子蚀刻)中从这些层蚀刻栅极结构。
在框218中，执行包覆层的选择性蚀刻以使包覆层横向凹陷到低于栅极电介质，从而在低电流器件区中形成用于低电流器件的凹陷(低于栅极电介质)。蚀刻可以包括湿法或干法蚀刻。
在框220中，形成填充低电流器件中的凹陷的间隔物。可以利用共形沉积形成间隔物层，随后进行反应离子蚀刻，使得沉积的间隔物层的一部分保留在栅极结构的侧壁上(以及邻近包覆层的凹陷内)。
在框222中，在栅极结构的相对侧上形成源极区和漏极区。可以例如使用间隔物来自对准蚀刻以打开衬底，在晶体管结构(或鳍或纳米线)内形成凹陷。执行外延生长过程，以在自对准凹陷中生长s/d区。s/d区可以包括生长的并且可以在衬底顶面上延伸的原位掺杂区。在一个实施例中，s/d区同时形成在低电流器件区和正常器件区中。s/d区可以形成在间隔物底切低电流器件的沟道区中的s/d区的地方。
实现了低电流fet器件，其可以用作认知器件电路(例如神经网络)的读出fet。低电流特性可以使用包覆层的一个或多个特征来实现。例如，包覆层可以包括与s/d区相反的掺杂剂类型。可以在包覆层内形成散射中心，并且可以使用间隔物和包覆层中的凹陷形成下重叠区，以使s/d区从沟道偏移。另一特征可以包括与沟道区间隔额外距离(包覆层的厚度)的栅极导体。这些特征可以被组合和调整以提供低电流器件所需的性能特性。可以提供和/或调整这些特征，同时仍然以相同的处理顺序生产正常的器件。
在框224中，处理继续以完成器件。这可以包括替换金属栅极(rmg)工艺以替换伪栅极结构(如果先前采用的话)。进一步的处理可以包括，例如，中段制程(mol)和后段制程(beol)处理。处理的mol和beol可以包括层间电介质层、接触、金属线等的形成。这还可以包括形成交叉开关金属线栅格。
已经描述了用于认知器件的高电阻读出fet的优选实施例(其旨在说明而非限制)，注意，本领域技术人员根据上述教导可以进行修改和变化。因此，应当理解，可以在所公开的特定实施例中进行改变，这些改变在由所附权利要求概括的本发明的范围内。
1.一种半导体器件，包括：
形成在晶体管结构中的源极区和漏极区；
沟道区，设置在所述源极区与所述漏极区之间；
形成在所述沟道区上的包覆层，所述包覆层包括半导体材料；以及
形成在所述包覆层上的栅极结构的栅极电介质。
2.如权利要求1所述的半导体器件，其中，所述包覆层包括掺杂材料，所述掺杂材料包括与所述源极区和所述漏极区的掺杂剂导电性相反的掺杂剂导电性。
3.如前述权利要求中任一项所述的半导体器件，其中，所述包覆层包括掺杂材料，所述掺杂材料包括在约5×1018至约5×1019原子/cm3之间的掺杂剂浓度。
4.如前述权利要求中任一项所述的半导体器件，其中，所述包覆层包括在约2nm至约15nm之间的厚度。
5.如前述权利要求中任一项所述的半导体器件，还包括形成在所述包覆层中的散射中心。
6.如前述权利要求中任一项所述的半导体器件，还包括形成在所述栅极结构的侧壁上的间隔物，所述间隔物覆盖所述包覆层的横向侧。
7.如前述权利要求中任一项所述的半导体器件，其中，所述半导体器件包括低电流器件，所述低电流器件具有比形成在所述半导体器件上的正常器件低的沟道电流。
8.一种半导体装置，包括：
衬底；
形成在所述衬底上的交叉开关栅格，所述交叉开关栅格包括第一线和横向于所述第一线形成的第二线；
形成在所述交叉开关栅格的第一和第二线的交叉处的晶体管，所述晶体管包括具有比正常晶体管低的沟道电流的低电流晶体管，所述低电流晶体管包括权利要求1至7中任一项所述的半导体器件。
9.一种用于形成半导体器件的方法，包括：
在低电流器件区域中的晶体管结构上形成掺杂的包覆层；
在所述低电流器件区中的所述包覆层之上以及在正常器件区中的晶体管结构上形成栅极结构；
选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，从而在所述低电流器件区中形成用于低电流器件的凹陷；
形成填充所述低电流器件中的所述凹陷的间隔物；以及
在所述栅极结构的相对侧上形成源极区和漏极区，以在所述低电流器件区中形成所述低电流器件，并在所述正常器件区中形成正常器件。
10.如权利要求9所述的方法，其中形成掺杂的包覆层包括利用原位掺杂外延生长所述包覆层，其中所述原位掺杂包括与所述源极区和漏极区的掺杂剂导电性相反的掺杂剂导电性。
11.如权利要求10所述的方法，其中，所述原位掺杂的包覆层包括掺杂材料，所述掺杂材料包括在约5×1018至约5×1019原子/cm3之间的掺杂剂浓度。
12.如权利要求9至11中任一项所述的方法，其中，所述包覆层包括在约2nm至约15nm之间的厚度。
13.如权利要求9至12中任一项所述的方法，还包括在所述包覆层内形成散射中心。
14.如权利要求13所述的方法，其中形成所述散射中心包括用惰性气体离子轰击所述包覆层。
15.如权利要求9至14中任一项所述的方法，其中所述间隔物底切所述低电流器件的沟道区中的所述源极区和漏极区。
16.一种用于形成半导体器件的方法，包括：
在衬底上形成硬掩模层；
将所述硬掩模层和晶体管结构图案化到所述衬底中；
从低电流器件区中的晶体管结构上方去除所述硬掩模；
在所述低电流器件区中的所述晶体管结构上生长掺杂的包覆层；
从正常器件区去除所述硬掩模；
在所述低电流器件区中的所述包覆层以及在所述正常器件区中的所述晶体管结构上形成栅极结构；
选择性地蚀刻所述包覆层以使所述包覆层横向凹陷到低于所述栅极电介质，以在所述低电流器件区中形成用于低电流器件的凹陷；
形成填充所述低电流器件中的所述凹陷的间隔物；以及
在所述栅极结构的相对侧上形成源极区和漏极区，以在所述低电流器件区中形成所述低电流器件，并在所述正常器件区中形成正常器件。
17.如权利要求16所述的方法，其中形成掺杂的包覆层包括利用原位掺杂外延生长所述包覆层，其中所述原位掺杂包括与所述源极区和漏极区的掺杂剂导电性相反的掺杂剂导电性。
18.如权利要求16或17所述的方法，还包括在所述包覆层内形成散射中心。
19.如权利要求16至18中任一项所述的方法，其中所述间隔物底切所述低电流器件的沟道区中的所述源极区和漏极区。
技术总结