本发明涉及显示技术领域，具体涉及一种goa电路结构、显示面板及显示装置。
背景技术：
因应市场的需求，大尺寸，高解析度的显示屏及极致窄边框(三边小于0.9mm)成为市场的趋势，且拼接屏的需求对四边窄边宽的要求更是最求极致。为了追求低成本和外观的极致，将goa(gatedriveronarray，阵列基板行驱动)设计在aa(activearea，显示)区的技术越来越多的得到青睐。
图1所示为现有技术中的goa电路结构，图2所示为现有goa电路结构的布局图，由图1可以看出：现有技术将goabusline(走线)、circuit(电路)转移至aa区设计，由于goa走线走在显示区面内时，ck(高频时钟信号)需要跨过很多gate(栅极)传至cof(chiponfilm，覆晶薄膜)的对向侧，由图2可以看出：ck与ck之间的overlap(重叠)，导致ckloading(负荷)倍数增加，同时也增加了ck与data之间overlap，导致ck与data的之间的寄生电容，进而导致显示屏的像素充电能力下降。
因此，急需寻求一种goa电路结构解决现有技术中存在的由于ck与ck之间的overlap以及ck与data之间的overlap导致的ck与ck之间的负荷过大和ck与data之间的寄生电容过大，进而导致显示屏的像素充电能力不高的技术问题。
技术实现要素：
本发明实施例提供一种goa电路结构，通过设计多套goa电路，降低ck与ck的重叠，大大降低ckloading，同时避免ck与data之间的重叠，解决现有技术中由于ck与ck之间、ck与data之间的overlap导致ck负荷过大，ck与data之间寄生电容过大，进而导致goa电路结构的充电能力不高的技术问题。
本申请提供一种goa电路结构，包括：
n套goa电路，每一套所述goa电路均包括多个goa电路单元，所述多个goa电路单元级联；
2n个高频时钟信号线，每一套所述goa电路中的2个goa电路单元对应与所述2n个高频时钟信号线中的2个高频时钟信号线连接；
其中，n为正整数。
在本申请的一些实施例中，所述goa电路结构还包括n个虚拟goa电路单元，每一所述虚拟goa电路单元与每套所述goa电路中的最后一个所述goa电路单元级联。
在本申请的一些实施例中，所述虚拟goa电路单元的级数与高频时钟信号线的个数相同。
在本申请的一些实施例中，所述goa电路结构还包括一低频时钟信号线，所述低频时钟信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括一直流低电压信号线，所述直流低电压信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括一启动信号线，所述启动信号线与每套所述goa电路中的第一个goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括多个数据线，每一所述goa电路单元包括多个薄膜晶体管，所述数据线与所述薄膜晶体管一一对应。
在本申请的一些实施例中，每一所述数据线与每一所述高频时钟信号线相互平行。
本发明还提供一种显示面板，所述显示面板包括goa电路结构，所述goa电路结构包括：
n套goa电路，每一套所述goa电路均包括多个goa电路单元，所述多个goa电路单元级联；
2n个高频时钟信号线，每一套所述goa电路中的2个goa电路单元对应与所述2n个高频时钟信号线中的2个高频时钟信号线连接；
其中，n为正整数。
在本申请的一些实施例中，所述goa电路结构还包括n个虚拟goa电路单元，每一所述虚拟goa电路单元与每套所述goa电路中的最后一个所述goa电路单元级联。
在本申请的一些实施例中，所述虚拟goa电路单元的级数与高频时钟信号线的个数相同。
在本申请的一些实施例中，所述goa电路结构还包括一低频时钟信号线，所述低频时钟信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括一直流低电压信号线，所述直流低电压信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括一启动信号线，所述启动信号线与每套所述goa电路中的第一个goa电路单元连接。
在本申请的一些实施例中，所述goa电路结构还包括多个数据线，每一所述goa电路单元包括多个薄膜晶体管，所述数据线与所述薄膜晶体管一一对应。
在本申请的一些实施例中，每一所述数据线与每一所述高频时钟信号线相互平行。
本发明还提供一种显示装置，包括显示面板，所述显示面板包括goa电路结构。
本发明实施例中通过将现有技术中的一套goa电路拆分成多套goa电路，降低ck与ck之间以及ck与data之间的的重叠，大大降低ckloading以及ck与data之间的寄生电容，从而提高了显示装置像素的充电能力。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的goa电路结构示意图；
图2为现有技术中的goa电路结构的布局示意图；
图3本发明实施例提供的一种goa电路结构示意图；
图4本发明实施例提供的一种goa电路单元结构示意图；
图5本发明实施例提供的另外一种goa电路单元结构示意图；
图6本发明实施例提供的一种goa电路结构的布局示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。为了使本领域任何技术人员能够实现和使用本发明，给出了以下描述。在以下描述中，为了解释的目的而列出了细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本发明。在其它实例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本发明的描述变得晦涩。因此，本发明并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。
本发明实施例提供一种goa电路结构、显示面板及显示装置。以下分别进行详细说明。
如图3所示，其为本发明的goa电路结构示意图，该goa电路结构包括：
n套goa电路，每一套goa电路均包括多个goa电路单元，多个goa电路单元级联；其中，级联指的是上一goa电路单元的信号输出端与下一goa电路单元的信号输入端相连；
2n个高频时钟信号线，每一套goa电路中的2个goa电路单元对应与2n个高频时钟信号线中的2个高频时钟信号线连接；
其中，n为正整数。
本发明实施例中提出的goa电路结构每2个高频时钟信号线驱动一套goa电路的方式，此种驱动方式可以大大降低高频时钟信号线之间的重叠，降低高频时钟信号之间的负荷，从而避免不同的高频时钟信号线由于制程的恶化而发生短路引起大电流而导致goa电路损坏，同时，由于高频时钟信号线之间的重叠减少，有利于降低goa电路的制作成本及goa电路结构的尺寸。
另外，本申请实施例提及的多级级联的goa电路单元，该级联关系可以为隔一级级联，隔两级级联，……，隔多级级联。也即，本申请实施例并未对goa电路单元之间的级联关系进行限制，goa电路单元之间的级联关系可以根据具体需要进行设置。
例如，goa电路单元之间隔一级级联具体为：第1级goa电路单元与第2级电路goa单元电性连接，第2级goa电路单元与第3级goa电路单元电性连接，以此类推，第n-1级goa电路单元与第n级goa电路单元电性连接。
再例如，goa电路单元之间隔两级级联具体为：第1级goa电路单元与第3级电路goa单元电性连接，第3级goa电路单元与第5级goa电路单元电性连接，以此类推，第n-2级goa电路单元与第n级goa电路单元电性连接，其中，n为大于2的正整数。
在本申请的一些实施例中，如图4所示，每一级goa电路单元均包括：
一上拉控制单元100、一自举单元200、一上拉单元300、一下拉单元以及400一下拉维持单元500；其中，goa电路单元共分为4个工作阶段，分别为：第一阶段、第二阶段、第三阶段以及第四阶段；
上拉控制单元100于第一阶段接收一启动信号而使所述第n级goa单元的控制节点(qn)被拉高至第一高电位；自举单元200于第二阶段依据一时钟信号将第n级goa单元的控制节点(qn)拉高至第二高电位；上拉单元300依据第n级goa单元的控制节点(qn)的第一高电位和第二高电位以及一所述自举单元输出的时钟信号输出一脉冲宽度为时钟信号的脉冲宽度两倍的栅极驱动信号至第n级goa单元的栅极信号端(gn)；下拉单元400于第三阶段将第n级goa单元的控制节点(qn)与第n级goa单元的栅极信号端(gn)的电位拉低至一第一直流低电平；以及下拉维持单元500于第四阶段将第n级goa单元的控制节点(qn)维持于第一直流低电平，并将第n级goa单元的栅极信号端(gn)的电位维持于一第二直流低电平。
在本申请的一些其他实施例中，如图5所示，每一级goa电路单元均包括：
上拉控制模块600、输出模块700、下拉模块800、和下拉维持模块900；设n为正整数，除第一级至第四级goa单元和倒数第四级至最后一级goa单元外，在第n级goa单元中：上拉控制模块600接入上四级第n-4级goa单元的级传信号st(n-4)和高电位信号vdd，并电性连接第一节点q(n)，用于根据第n-4级goa单元的级传信号st(n-4)上拉第一节点q(n)的电位至高电位信号vdd。
具体地，上拉控制模块600包括第十一薄膜晶体管t11；第十一薄膜晶体管t11的栅极接入上四级第n-4级goa单元的级传信号st(n-4)，源极接入高电位信号vdd，漏极电性连接第一节点q(n)。输出模块700接入时钟信号ck并电性连接第一节点q(n)，用于在第一节点q(n)的电位控制下输出扫描信号g(n)和级传信号st(n)。
具体地，输出模块700包括第二十一薄膜晶体管t21、第二十二薄膜晶体管t22、及第一电容c1；第二十一薄膜晶体管t21的栅极电性连接第一节点q(n)，源极接入时钟信号ck，漏极输出扫描信号g(n)；第二十二薄膜晶体管t22的栅极电性连接第一节点q(n)，源极接入时钟信号ck，漏极输出级传信号st(n)；第一电容c1的一端电性连接第一节点q(n)，另一端电性连接第二十一薄膜晶体管t21的漏极。
下拉模块800包括第四十一薄膜晶体管t41，第四十一薄膜晶体管t41的栅极接入下四级第n 4级goa单元的扫描信号g(n 4)，源极接入电路启动信号stv，漏极电性连接第一节点q(n)；所述电路启动信号stv为一脉冲信号，且该电路启动信号stv的低电位小于或等于0且大于低电位信号vss的电位，进而，下拉模块800用于根据第n 4级goa单元的扫描信号g(n 4)下拉第一节点q(n)的电位至电路启动信号stv的低电位。
多个goa电路单元可以是多个同样的goa电路单元，也可以是多个不同的goa电路单元，
当多个goa电路单元是多个不同的goa电路单元，多个goa电路单元中可以包括至少一个第一类型goa电路单元和至少一个第二类型goa电路单元，第一类型goa电路单元可以是图4中所述的goa电路单元，第二类型goa电路单元可以是图5中所述的goa电路单元。
且多个不同的goa电路单元在级联时，级联方式可以为：第一类型goa电路单元、第二类型goa电路单元依次间隔级联，也可为所有第一类型goa电路单元依次级联，在第一类型goa电路单元级联完后，第二类型goa电路单元级联于第一类型goa电路单元之后。
在本发明的一个实施例中，以8k解析度6ck的goa电路为例，如图1所示，goa电路共需6个高频时钟信号线，分别为ck1、ck2、ck3、ck4、ck5和ck6，本发明设计三套goa电路，每套goa电路均包括编号为g0001-g4320的goa电路单元，其中，第一套goa电路分别与ck1和ck4连接，具体地，第一套goa电路中的g0001、g0007、g0014等goa电路单元与ck1连接，g0005、g0008、g0015等goa电路单元与ck4连接；同理，第二套goa电路分别与ck2和ck5连接，第三套goa电路分别与ck3和ck6连接。
进一步地，如图3所示，在本申请的一些实施例中，goa电路结构还包括n个虚拟goa电路单元，每一虚拟goa电路单元与每套goa电路中的最后一个goa电路单元级联。
通过设置虚拟goa电路单元(lastdummy)可保证goa电路在制程中刻蚀更加均匀，提高goa电路的稳定性和可靠性。
需要说明的是：虚拟goa电路单元的电路结构与goa电路单元的电路结构一致，在此不作赘述。
进一步地，在本申请的一些实施例中，虚拟goa电路单元的级数与高频时钟信号线的个数相同。
进一步地，如图3所示，goa电路结构还包括一低频时钟信号线lc，这一低频时钟信号线lc与每套goa电路中的各goa电路单元、虚拟goa电路单元连接。
进一步地，如图3所示，goa电路结构还包括一直流低电压信号线vss，直流低电压信号线vss与每套goa电路中的各goa电路单元、虚拟goa电路单元连接。
进一步地，如图3所示，goa电路结构还包括一启动信号线stv，启动信号线stv与每套goa电路中的第一个goa(g0001)电路单元连接。
具体地，本发明的goa电路结构驱动原理为：第一个goa电路单元在第一高频时钟信号ck1、低频时钟信号lc、直流低电压信号线vss以及启动信号线stv的共同作用下被驱动，同时，第一个goa电路单元生成一个触发信号，传递至第二个goa电路单元，第二个goa电路单元在第二高频时钟信号ck2、低频时钟信号lc、直流低电压信号线vss以及第一个goa电路单元生成的触发信号的共同作用下被驱动，同时生成另一个触发信号传递至第三个goa电路单元，以此类推，直至所有的goa电路单元被驱动。
进一步地，如图6所示，以第三个goa电路单元为例，goa电路结构还包括多个数据线data，数据线data用于提供数据信号，每一goa电路单元包括多个薄膜晶体管t21，且各薄膜晶体管t21级联，数据线data与薄膜晶体管t21一一对应。
且进一步地，每一数据线data与每一高频时钟信号线ck相互平行。即：数据线data与高频时钟信号线ck之间并无重叠，从而避免了数据线data与高频时钟信号线ck之间的寄生电容，实现提高显示屏像素充电能力的技术效果。
除上述技术效果外，也可看出每套goa电路的的跨线由现有技术中的ck1-ck6依次跨线，变化为ck2、ck3、ck4、ck5和ck6均只与ck1跨线，跨线量大大降低，降低了由跨线带来的寄生电容过高的技术问题。
进一步地，本发明实施例中的goa电路结构的扫描方式为反向扫描。应当理解的是，goa电路结构也可为正向扫描，当goa电路结构为正向扫描时，虚拟goa电路单元与每一套goa电路的第一个电路单元连接。当然，goa电路结构的正向/反向扫描方式均可为逐行扫描或隔行扫描，根据实际情况进行选取。
本发明还提供了一种显示面板，该显示面板包括上述任一实施例中的goa电路结构。
本发明还提供了一种显示装置，该显示装置包括上述实施例中的显示面板，显示面板包括上述任一实施例中的goa电路结构。
以上对本发明所提供goa电路结构、显示面板及显示装置进行了详细介绍。应理解，本文所述的示例性实施方式应仅被认为是描述性的，用于帮助理解本发明的核心思想，而并不用于限制本发明。在每个示例性实施方式中对特征或方面的描述通常应被视作适用于其他示例性实施例中的类似特征或方面。尽管参考示例性实施例描述了本发明，但可建议所属领域的技术人员进行各种变化和更改。本发明意图涵盖所附权利要求书的范围内的这些变化和更改，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
1.一种goa电路结构，其特征在于，包括：
n套goa电路，每一套所述goa电路均包括多个goa电路单元，所述多个goa电路单元级联；
2n个高频时钟信号线，每一套所述goa电路中的2个goa电路单元对应与所述2n个高频时钟信号线中的2个高频时钟信号线连接；
其中，n为正整数。
2.根据权利要求1所述的goa电路结构，其特征在于，所述goa电路结构还包括n个虚拟goa电路单元，每一所述虚拟goa电路单元与每套所述goa电路中的最后一个所述goa电路单元级联。
3.根据权利要求2所述的goa电路结构，其特征在于，所述虚拟goa电路单元的级数与高频时钟信号线的个数相同。
4.根据权利要求3所述的goa电路结构，其特征在于，所述goa电路结构还包括一低频时钟信号线，所述低频时钟信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
5.根据权利要求3所述的goa电路结构，其特征在于，所述goa电路结构还包括一直流低电压信号线，所述直流低电压信号线与每套所述goa电路中的各goa电路单元、虚拟goa电路单元连接。
6.根据权利要求3所述的goa电路结构，其特征在于，所述goa电路结构还包括一启动信号线，所述启动信号线与每套所述goa电路中的第一个goa电路单元连接。
7.根据权利要求1所述的goa电路结构，其特征在于，所述goa电路结构还包括多个数据线，每一所述goa电路单元包括多个薄膜晶体管，每一所述数据线与每一所述薄膜晶体管一一对应。
8.根据权利要求7所述的goa电路结构，其特征在于，每一所述数据线与每一所述高频时钟信号线相互平行。
9.一种显示面板，其特征在于，包括goa电路结构，所述goa电路结构包括：
n套goa电路，每一套所述goa电路均包括多个goa电路单元，所述多个goa电路单元级联；
2n个高频时钟信号线，每一套所述goa电路中的2个goa电路单元对应与所述2n个高频时钟信号线中的2个高频时钟信号线连接；
其中，n为正整数。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板，所示显示面板包括goa电路结构。
技术总结