本发明涉及显示面板技术领域，尤其涉及一种goa电路及tft基板。
背景技术：
gatedriveronarray，简称goa，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
现有技术中的goa电路，会在上拉控制模块输出的上拉控制信号与上拉模块输出的扫描信号之间挂载电容，在扫描信号为高电平时，通过电容自举抬升上拉控制信号的电位，以使上拉模块在扫描信号输出期间输出的高电平足够高。但是，仅采用电容进行自举，没法很灵活地控制自举状况，导致输出端的电容负载较大，降低goa电路输出的带载能力。
技术实现要素：
本发明实施例提供一种goa电路及tft基板，以解决现有goa电路输出端的电容负载较大，带载能力差的问题。
本发明实施例提供了一种goa电路，包括多个级联的goa单元，每级goa单元包括：
上拉控制模块，用于在扫描开始时，根据第一时钟信号和上一级扫描信号，输出高电位的上拉控制信号；
上拉模块，用于根据第二时钟信号和所述上拉控制信号，输出高电位的本级扫描信号；
下拉模块，用于在扫描完成时，将所述上拉控制信号和所述本级扫描信号下拉至低电位；
下拉维持模块，用于将所述上拉控制信号和所述本级扫描信号维持在低电位；
开关模块，用于在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后断开；
自举模块，用于在所述开关模块延迟的预设时长内，根据高电位的本级扫描信号，将所述上拉控制信号维持在高电位，在所述开关模块断开时，切断与所述本级扫描信号的连接。
进一步地，所述开关模块具体用于在所述上拉控制信号为低电位时导通，在所述上拉控制信号由低电位转换为高电位时继续导通，并在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后由导通转换为断开。
进一步地，所述开关模块包括电容和第一开关管；
所述开关模块具体用于在所述上拉控制信号为低电位时，所述电容充电，且所述第一开关管导通，在所述上拉控制信号由低电位转换为高电位时，所述第一开关管通过所述电容继续导通，并在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后由导通转换为断开。
进一步地，所述电容的一端连接所述下拉维持模块，所述电容的另一端连接所述第一开关管的栅极，所述第一开关管的源极连接所述自举模块，所述第一开关管的漏极接入所述本级扫描信号。
进一步地，所述自举模块包括自举电容；
所述自举电容的一端接入所述上拉控制信号，所述自举电容的另一端连接所述第一开关管的源极。
进一步地，所述上拉控制模块包括第二开关管；
所述第二开关管的栅极接入第一时钟信号，所述第二开关管的源极接入上一级扫描信号，所述第二开关管的漏极输出上拉控制信号。
进一步地，所述上拉模块包括第三开关管；
所述第三开关管的栅极接入所述上拉控制信号，所述第三开关管的源极接入所述第二时钟信号，所述第三开关管的漏极输出所述本级扫描信号。
进一步地，所述下拉模块包括第四开关管；
所述第四开关管的栅极连接所述下拉维持模块，所述第四开关管的源极接入所述本级扫描信号，所述第四开关管的漏极接入低电位信号。
进一步地，所述下拉维持模块包括第五开关管、第六开关管和第七开关管；
所述第五开关管的栅极和漏极接入高电位信号，所述第五开关管的漏极分别连接所述电容、所述第四开关管的栅极、所述第六开关管的栅极和所述第七开关管的源极，所述第六开关管的源极接入所述上拉控制信号，所述第六开关管的漏极接入低电位信号，所述第七开关管的栅极接入所述上拉控制信号，所述第七开关管的漏极接入低电位信号。
本发明实施例还提供了一种tft基板，包括上述goa电路，在此不再详细赘述。
本发明的有益效果为：在自举模块和goa电路的输出端之间设置开关模块，在上拉模块输出高电位的本级扫描信号时，开关模块导通预设时长后断开，以使自举模块在开关模块导通的预设时长内将上拉控制信号维持在高电位，在开关模块断开时切断与goa电路输出端的连接，从而减少输出端的负载，提升goa电路输出的带载能力。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的goa电路的结构示意图；
图2为本发明实施例提供的goa电路中的信号时序图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
参见图1，是本发明实施例提供的goa电路的结构示意图。
本发明实施例提供的goa电路包括多个级联的goa单元，每级goa单元包括上拉控制模块11、上拉模块12、下拉模块13、下拉维持模14、开关模块15和自举模块16。
上拉控制模块11用于在扫描开始时，根据第一时钟信号clk和上一级扫描信号out(n-1)，输出高电位的上拉控制信号q。
本实施例中，在扫描开始时，上拉控制模块11输入高电位的第一时钟信号clk和高电位的上一级扫描信号out(n-1)，上拉控制模块11导通，并输出高电位的上拉控制信号q；在扫描完成时，上拉控制模块11输入高电位的第一时钟信号clk和低电位的上一级扫描信号out(n-1)，上拉控制模块11导通，并输出低电位的上拉控制信号q。其中，上拉控制信号q可以用于控制上拉模块22的开启和关闭。
具体地，所述上拉控制模块11包括第二开关管t2；
所述第二开关管t2的栅极接入第一时钟信号clk，所述第二开关管t2的源极接入上一级扫描信号out(n-1)，所述第二开关管t2的漏极输出上拉控制信号q。
需要说明的是，在扫描开始时，第二开关管t2的栅极输入高电位的第一时钟信号clk，第二开关管t2的源极输入高电位的上一级扫描信号out(n-1)，第二开关管t2导通，第二开关管t2的漏极输出高电位的上拉控制信号q。然后，第二开关管t2的栅极输入低电位的第一时钟信号clk，第二开关管t2的源极输入低电位的上一级扫描信号out(n-1)，第二开关管t2断开，上拉控制信号q处于悬浮状态。在扫描完成时，第二开关管t2的栅极输入高电位的第一时钟信号clk，第二开关管t2的源极输入低电位的上一级扫描信号out(n-1)，第二开关管t2导通，第二开关管t2的漏极输出低电位的上拉控制信号q。其中，第二开关管t2可以为薄膜晶体管。
上拉模块12与上拉控制模块11连接，用于根据第二时钟信号clkb和所述上拉控制信号q，输出高电位的本级扫描信号out(n)。
本实施例中，上拉控制模块11输出的上拉控制信号q输入至上拉模块12，同时上拉模块12输入第二时钟信号clkb，使上拉模块12根据上拉控制信号q将输入的第二时钟信号clkb输出为本级扫描信号out(n)。具体地，在上拉模块12输入高电位的上拉控制信号q和高电位的第二时钟信号clkb时，上拉模块12输出高电位的本级扫描信号out(n)；在上拉模块12输入高电位的上拉控制信号q和低电位的第二时钟信号clkb时，上拉模块12输出低电位的本级扫描信号out(n)。其中，第二时钟信号clkb与第一时钟信号clk反向。
具体地，所述上拉模块包括第三开关管t3；
所述第三开关管t3的栅极接入所述上拉控制信号q，所述第三开关管t3的源极接入所述第二时钟信号clkb，所述第三开关管t3的漏极输出所述本级扫描信号out(n)。
需要说明的是，第三开关管t3的栅极输入高电位的上拉控制信号q，第三开关管t3的源极输入低电位的第二时钟信号clkb，第三开关管t3导通，第三开关管t3的漏极输出低电位的本级扫描信号out(n)。第三开关管t3的栅极输入高电位的上拉控制信号q，第三开关管t3的源极输入高电位的第二时钟信号clkb，第三开关管t3导通，第三开关管t3的漏极输出高电位的本级扫描信号out(n)。其中，第三开关管t3可以为薄膜晶体管。第三开关管t3输出本级扫描信号out(n)的端口即为所述goa电路的输出端。
下拉模块13分别与上拉模块12、下拉维持模块15连接，用于在扫描完成时，将所述上拉控制信号q和所述本级扫描信号out(n)下拉至低电位。
本实施例中，在扫描过程中，下拉模块13断开；在扫描完成时，上拉控制信号q下拉至低电位，下拉模块13导通，将本级扫描信号out(n)下拉至低电位。
具体地，所述下拉模块13包括第四开关管t4；
所述第四开关管t4的栅极连接所述下拉维持模块15，所述第四开关管t4的源极接入所述本级扫描信号out(n)，所述第四开关管t4的漏极接入低电位信号vss。
需要说明的是，在扫描过程中，上拉控制信号q为高电位，第四开关管t4的栅极输入与上拉控制信号q反向的控制信号qb，即第四开关管t4的栅极输入低电位的控制信号qb，第四开关管t4处于断开状态。在扫描完成时，上拉控制信号q下拉至低电位，第四开关管t4的栅极输入高电位的控制信号qb，第四开关管t4的源极输入本级扫描信号out(n)，第四开关管t4的漏极接入低电位信号vss，第四开关管t4导通，将本级扫描信号out(n)下拉至低电位。其中，第四开关管t4可以为薄膜晶体管。
下拉维持模块14分别与下拉模块13、上拉控制模块11连接，用于将所述上拉控制信号q和所述本级扫描信号out(n)维持在低电位。
本实施例中，在扫描过程中，上拉控制信号q为高电位，下拉维持模块14向下拉模块13输出低电位的控制信号qb，使下拉模块13处于断开状态；在扫描完成时，上拉控制信号q为低电位，下拉维持模块14向下拉模块13输出高电位的控制信号qb，使下拉模块13导通，以将上拉控制信号q和本级扫描信号out(n)维持在低电位。
具体地，所述下拉维持模块14包括第五开关管t5、第六开关管t6和第七开关管t7；
所述第五开关管t5的栅极和漏极接入高电位信号vgh，所述第五开关管t5的漏极分别连接所述开关模块15、所述第四开关管t4的栅极、所述第六开关管t6的栅极和所述第七开关管t7的源极，所述第六开关管t6的源极接入所述上拉控制信号q，所述第六开关管t6的漏极接入低电位信号vss，所述第七开关管t7的栅极接入所述上拉控制信号q，所述第七开关管t7的漏极接入低电位信号vss。
需要说明的是，在上拉控制信号q为高电位时，第七开关管t7导通，以将控制信号qb下拉为低电位信号vss，第六开关管t6断开，第四开关管t4断开。在上拉控制信号q为低电位时，第七开关管t7断开，控制信号qb为高电位信号vgh，第六开关管t6导通，将上拉控制信号q维持在低电位，同时控制第四开关管t4导通，将本级扫描信号out(n)下拉并维持在低电位。第五开关管t5、第六开关管t6和第七开关管t7均为薄膜晶体管。
开关模块15分别与下拉维持模块14、自举模块16和上拉模块12连接，用于在所述上拉模块12输出高电位的本级扫描信号out(n)时，延迟预设时长后断开。
具体地，所述开关模块15具体用于在所述上拉控制信号q为低电位时导通，在所述上拉控制信号q由低电位转换为高电位时继续导通，并在所述上拉模块12输出高电位的本级扫描信号out(n)时，延迟预设时长后由导通转换为断开。
本实施例中，在扫描开始之前和扫描完成之后，上拉控制信号q为低电位，开关模块15处于导通状态。在扫描开始时，上拉控制模块11输出高电位上拉控制信号q，即此时上拉控制信号q由低电位转换为高电位，开关模块15未立即断开，而是延迟一定时间后由导通转换为断开。在延迟的这段时间内，上拉模块12输出高电位的本级扫描信号out(n)，即在上拉模块12输出高电位的本级扫描信号out(n)后，开关模块15仍延迟预设时长后才断开，开关模块15断开后，上拉控制信号q仍保持高电位。在扫描完成时，上拉控制信号q下拉为低电位，开关模块15又转换为导通状态。
具体地，所述开关模块15包括电容c1和第一开关管t1；
所述开关模块15具体用于在所述上拉控制信号q为低电位时，所述电容c1充电，且所述第一开关管t1导通，在所述上拉控制信号q由低电位转换为高电位时，所述第一开关管t1通过所述电容c1继续导通，并在所述上拉模块12输出高电位的本级扫描信号out(n)时，延迟预设时长后由导通转换为断开。
其中，所述电容c1的一端连接第五开关管t5的漏极，所述电容c1的另一端连接所述第一开关管t1的栅极，所述第一开关管t1的源极连接所述自举模块16，所述第一开关管t1的漏极接入所述本级扫描信号out(n)。
自举模块16分别与所述上拉控制模块11的输出端、开关模块15连接，用于在所述开关模块15延迟的预设时长内，根据高电位的本级扫描信号out(n)，将所述上拉控制信号q维持在高电位，在所述开关模块15断开时，切断与所述本级扫描信号out(n)的连接。
具体地，所述自举模块16包括自举电容c2；
所述自举电容c2的一端接入所述上拉控制信号q，所述自举电容c2的另一端连接所述第一开关管t1的源极。
本实施例中，自举电容c2的一端连接上拉控制模块11的输出端，另一端通过开关模块15连接上拉模块12的输出端。在上拉模块12的输出端输出高电位的本级扫描信号out(n)时，开关模块15在预设时长内仍处于导通状态，自举电容c2两端连接高电位的上拉控制信号q和高电位的本级扫描信号out(n)，通过自举将上拉控制信号q维持在高电位。延迟预设时长后开关模块15断开，自举电容c2与本级扫描信号out(n)的连接断开，而上拉模块12仍输出高电位的本级扫描信号out(n)，从而减少goa电路输出端的电容负载，提高goa电路输出的带载能力。
下面结合图1和图2对本发明实施例提供的goa电路的工作原理进行详细说明。
在t1阶段，高电位的第一时钟信号clk和上一级扫描信号out(n-1)一同输入至第二开关管t2，第二开关管t2导通，并输出高电位的上拉控制信号q，第七开关管t7导通，将控制信号qb拉低至低电位，第一开关管t1通过电容c1仍处于导通状态，同时低电位的第二时钟信号clkb输入至第三开关管t3，第三开关管t3导通，并输出低电位的本级扫描信号out(n)。
在t2阶段，低电位的第一时钟信号clk和上一级扫描信号out(n-1)一同输入至第二开关管t2，第二开关管t2断开，上拉控制信号q处于悬浮状态，同时高电位的第二时钟信号clkb输入至第三开关管t3，以将本级扫描信号out(n)上拉为高电位，第一开关管t1通过电容c1导通，电容c1将上拉控制信号q维持在高电位，预设时长后第一开关管t1断开，切断电容c1与本级扫描信号out(n)的连接。
在t3阶段，高电位的第一时钟信号clk和低电位的上一级扫描信号out(n-1)一同输入至第二开关管t2，第二开关管t2导通，将上拉控制信号q下拉至低电位，第七开关管t7断开，第六开关管t6导通，将控制信号qb上拉至高电位，第一开关管t1导通，第四开关管t4导通，将本级扫描信号out(n)下拉至低电位，并维持上拉控制信号q和本级扫描信号out(n)在低电位。
在一个实施方式中，第一时钟信号clk的高低电平分别为 20v和-10v，第二时钟信号clkb的高低电平分别为 20v和-10v，低电位信号vss的电平为-10v，高电位信号vgh的电平为 20v。实际应用中，各信号的电压可根据各个薄膜晶体管的宽长比和工艺、器件电性参数等进行评估和设定。
由上述可知，本实施例提供的goa电路，能够在自举模块和goa电路的输出端之间设置开关模块，在上拉模块输出高电位的本级扫描信号时，开关模块导通预设时长后断开，以使自举模块在开关模块导通的预设时长内将上拉控制信号维持在高电位，在开关模块断开时切断与goa电路输出端的连接，从而减少输出端的负载，提升goa电路输出的带载能力，极其适用于超高分辨率、刷新率等goa输出负载极大的产品。
本实施例还提供一种tft基板，包括上述实施例中的goa电路，在此不再详细赘述。
本实施例提供的tft基板，减少goa电路输出端的负载，提升goa电路输出的带载能力，极其适用于超高分辨率、刷新率等goa输出负载极大的产品。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
1.一种goa电路，其特征在于，包括多个级联的goa单元，每级goa单元包括：
上拉控制模块，用于在扫描开始时，根据第一时钟信号和上一级扫描信号，输出高电位的上拉控制信号；
上拉模块，用于根据第二时钟信号和所述上拉控制信号，输出高电位的本级扫描信号；
下拉模块，用于在扫描完成时，将所述上拉控制信号和所述本级扫描信号下拉至低电位；
下拉维持模块，用于将所述上拉控制信号和所述本级扫描信号维持在低电位；
开关模块，用于在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后断开；
自举模块，用于在所述开关模块延迟的预设时长内，根据高电位的本级扫描信号，将所述上拉控制信号维持在高电位，在所述开关模块断开时，切断与所述本级扫描信号的连接。
2.根据权利要求1所述的goa电路，其特征在于，所述开关模块具体用于在所述上拉控制信号为低电位时导通，在所述上拉控制信号由低电位转换为高电位时继续导通，并在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后由导通转换为断开。
3.根据权利要求2所述的goa电路，其特征在于，所述开关模块包括电容和第一开关管；
所述开关模块具体用于在所述上拉控制信号为低电位时，所述电容充电，且所述第一开关管导通，在所述上拉控制信号由低电位转换为高电位时，所述第一开关管通过所述电容继续导通，并在所述上拉模块输出高电位的本级扫描信号时，延迟预设时长后由导通转换为断开。
4.根据权利要求3所述的goa电路，其特征在于，所述电容的一端连接所述下拉维持模块，所述电容的另一端连接所述第一开关管的栅极，所述第一开关管的源极连接所述自举模块，所述第一开关管的漏极接入所述本级扫描信号。
5.根据权利要求4所述的goa电路，其特征在于，所述自举模块包括自举电容；
所述自举电容的一端接入所述上拉控制信号，所述自举电容的另一端连接所述第一开关管的源极。
6.根据权利要求1所述的goa电路，其特征在于，所述上拉控制模块包括第二开关管；
所述第二开关管的栅极接入所述第一时钟信号，所述第二开关管的源极接入所述上一级扫描信号，所述第二开关管的漏极输出所述上拉控制信号。
7.根据权利要求1所述的goa电路，其特征在于，所述上拉模块包括第三开关管；
所述第三开关管的栅极接入所述上拉控制信号，所述第三开关管的源极接入所述第二时钟信号，所述第三开关管的漏极输出所述本级扫描信号。
8.根据权利要求3所述的goa电路，其特征在于，所述下拉模块包括第四开关管；
所述第四开关管的栅极连接所述下拉维持模块，所述第四开关管的源极接入所述本级扫描信号，所述第四开关管的漏极接入低电位信号。
9.根据权利要求8所述的goa电路，其特征在于，所述下拉维持模块包括第五开关管、第六开关管和第七开关管；
所述第五开关管的栅极和漏极接入高电位信号，所述第五开关管的漏极分别连接所述电容、所述第四开关管的栅极、所述第六开关管的栅极和所述第七开关管的源极，所述第六开关管的源极接入所述上拉控制信号，所述第六开关管的漏极接入低电位信号，所述第七开关管的栅极接入所述上拉控制信号，所述第七开关管的漏极接入低电位信号。
10.一种tft基板，其特征在于，包括如权利要求1至9任一项所述的goa电路。
技术总结