本公开通常涉及一种半导体装置，特别是涉及一种碳化硅(sic)混合式(merged)p-i-n肖特基(mps)二极管。
背景技术：
1、通常的高压半导体装置和特别的碳化硅(sic)产品使用许多围绕有源区的结构。这些结构共同地被称为端接区/终端区。对于这些装置来说，设计能够承受kv范围内的高电压的坚固端接区是极其重要的。端接区的主要作用是以避免在端接区的特定区域处拥挤的方式来扩展电位线。因此，端接区有助于减小有源区边缘处的电场，并且当设计得很好时，端接区将场均等地散布在端接区的所有元件上，避免了在弱点处的任何极端场拥挤。
2、弱点或区可能由设计问题引起，该设计问题例如为未优化的尺寸、工艺变化，例如光刻未对准、离子注入和扩散，例如剂量、能量和激活温度，以及由端接区域中钝化物的存在引起的界面电荷。当使用基于氮化物的钝化物时，这些电荷是"正的"，意味着电离的受主将在端接区处在半导体主体中累积，以便补偿在界面处捕获的空穴。此外，这些电荷可以是移动的或在可靠性期间改变极性。这些钝化电荷的影响可能是至关重要的。这导致在0v下不希望的耗尽区，其降低了端接区的有效性，导致低或不稳定的反向阻断能力、差的非钳位电感开关耐久性(ruggedness)、高温和高电压可靠性故障，并且限制了这种产品的应用领域。
3、在已知的端接区中，钝化电荷的影响总是可见的。端接区的示例使用了被称为结端接扩展(jte)边界的大的低掺杂p型区的概念。jte允许等势线从结边缘下方朝向表面扩展。该jte边界可以与浮置保护环(也称为kao环)耦接。这些浮置保护环由多个低p型掺杂的区域组成，通常与jte边界具有相同的掺杂水平，具有固定的宽度和间隔。
技术实现思路
1、本公开的目的是提供一种具有改进的产品性能的半导体装置。
2、本公开的另一目的是提供一种具有减小的钝化电荷影响的半导体装置。
3、本公开的另一目的是提供一种具有改进的耐久性的半导体装置。
4、本公开涉及一种半导体装置，该半导体装置包括半导体主体，半导体主体包括半导体衬底和形成在半导体衬底上的外延层。有源区和与有源区相邻的端接区设置在外延层中。端接区包括第一导电类型的结端接扩展jte边界。jte边界包括第一导电类型的第一层和不同于第一导电类型的第二导电类型的第二层。第二层位于第一层的顶部上。半导体衬底和外延层具有第二导电类型。
5、不希望被理论所束缚，发明人相信上述表面电荷对半导体装置的性能的影响减小是通过jte边界来实现的，该jte边界包括第一导电类型的第一层和位于该层的顶部上的第二导电类型的第二层。此外，这允许受控的耗尽区，从而允许进一步的工艺变化(例如在光刻或离子注入中的变化)。
6、下面阐述了本文公开的某些示例的方面的概述。应当理解，这些方面仅被呈现以向读者提供这些特定示例的简要概述，并且这些方面不旨在限制本公开的范围。实际上，本公开可以涵盖可能未阐述的各种方面和/或方面的组合。
7、短语"第二层位于第一层的顶部上"并不意味着第一层应该被第二层完全覆盖，它仅仅是相应位置的指示。第二层可以完全覆盖第一层的顶部，但是第一层还可以在横向方向上进一步延伸。反之亦然，第二层也可以在横向方向上延伸超出第一层。第一层在一侧(例如朝向有源区)延伸超过第二层，而第二层在另一侧延伸超过第一层也是可能的，反之亦然。
8、在根据本公开的半导体装置的示例中，与第二导电类型相关联的外延层中的掺杂剂浓度小于与第二导电类型相关联的第二层中的掺杂剂浓度。在这种情况的特定示例中，与第一导电类型相关联的jte边界的掺杂剂浓度是与第一导电类型相关联的第一层的掺杂剂浓度的至少二十分之一。与第一导电类型相关联的jte边界的掺杂剂浓度可以是与第一导电类型相关联的第一层的掺杂剂浓度的至少五十分之一，诸如至少一百分之一。例如，与第一导电类型相关联的第一层的掺杂剂浓度可以在1e19#/cm3和5e20#/cm3之间的范围内，而与第一导电类型相关联的jte边界的掺杂剂浓度可以在1e17#/cm3和1e18#/cm3之间的范围内。
9、在另一实例中，与第二导电类型相关联的第二层中的掺杂剂浓度是与第二导电类型相关联的外延层中的掺杂剂浓度的至少100倍。在具体示例中，该掺杂剂浓度是与第二导电类型相关联的外延层中的掺杂剂浓度的至少1000倍，如至少10000倍。作为示例，与第二导电类型相关联的第二层中的掺杂剂浓度可以在1e19#/cm3和5e20#/cm3之间的范围内。
10、在示例中，外延层掺杂可以在1e15#/cm3和5e16#/cm3的范围内。
11、在另一示例中，第一层和第二层被配置为在操作期间电浮置。
12、在另一实例中，所述装置还包括连接到第二层的浮置偏置金属接触件，用于向所述第二层提供偏置电压。金属接触件用于向第二层提供参考偏置，同时下面的第一层通过依次连接到有源区的jte而被接触。将第二导电类型的区域的偏压固定，为jte中的第一导电类型和第二导电类型之间的结提供了更稳定的工作条件(甚至更少地受到钝化物中的表面电荷的影响)。假设外部偏置(不同于零)仅被施加到结的第一导电类型的掺杂部分(即，阳极)，第二层可以是浮置的或者在零偏置时接地(作为衬底)。
13、在另一示例中，端接区还包括与jte边界间隔开布置的多个第一导电类型的浮置jte环。在此的特定示例中，多个浮置jte环中的每个包括第一导电类型的第一层和不同于第一导电类型的第二导电类型的第二层。第二层位于第一层的顶部上。与第一极性相关联的浮置jte环的掺杂剂浓度可以在1e17#/cm3和1e18#/cm3之间的范围内。
14、在另一示例中，该装置还包括钝化层。在该示例中，端接区至少部分地被钝化层覆盖。钝化层可以包括氮化硅、氮氧化硅、氧化硅或金属氧化物。附加地或替代地，钝化层可以包括例如由氧化硅制成的场氧化物。当钝化层包括场氧化物时，场氧化物可基本上完全覆盖端接区，并且可选地还覆盖有源区的一部分。该场氧化物可以被其它钝化层(例如上述层中的一个或多个)覆盖。当钝化层不包括场氧化物时，钝化层可仅部分地覆盖端接区。
15、在另一示例中，该装置还包括布置在半导体装置的边缘处或边缘附近的沟道停止件。在该示例中，端接区被布置在沟道停止件和有源区之间，并且沟道停止件具有第二导电类型。与第二极性相关联的沟道停止件的掺杂剂浓度可以在1e18#/cm3和1e20#/cm3之间的范围内。
16、在另一示例中，当钝化层与半导体直接接触时，第二导电类型的层位于钝化层下方。终接区中的第二导电类型的层优选地不能与用于接触端接区的第一导电类型的掺杂部分的相同金属层接触。第二导电类型的层可以是浮置的或与另一金属层接触。在更具体的示例中，钝化层和有源区之间的横向距离大于第二层和有源区之间的横向距离。换句话说，钝化层在底侧至少在有源区的一侧被第二层覆盖。
17、上述钝化层可以在端接区上从沟道停止件正上方的区域朝向有源区延伸，从而覆盖第二层的至少一部分。例如，可以覆盖第二层的至少90％，优选至少95％，更优选至少98％。
18、上述场氧化物可以在端接区上从沟道停止件正上方的区域朝向有源区延伸，从而完全覆盖第二层。
19、在另一示例中，半导体装置包括混合式p-i-n肖特基(mps)二极管、mosfet(金属氧化物半导体场效应晶体管)、jfet(结晶型场效应晶体管)、肖特基势垒或pn二极管。
20、在另一示例中，半导体装置包括mps二极管，并且有源区包括导电层组件，该导电层组件包括一个或多个导电层，诸如金属层；以及多个相互分离的第一导电类型的岛，其布置在第二导电类型的电流分布层中。导电层组件与电流分布层形成肖特基接触，并且导电层组件与多个第一导电类型的岛形成欧姆接触。在一些示例中，欧姆接触由与肖特基接触不同的金属或导电层形成。这些不同金属或导电层的组合被称为导电层组件。此外，导电层组件可以包括相对厚的金属层，用于提供低欧姆电阻，尤其是当处理高电流时。此外，导电层组件可形成mps二极管的第一接触件，并且mps二极管可包括布置在半导体衬底上的第二接触件。电流分布层可由形成在外延层中的第二导电类型的阱形成，其中与第二导电类型相关联的电流分布层的掺杂剂浓度是与第二导电类型相关联的外延层的掺杂剂浓度的2倍，优选地3倍，更优选地5倍。
21、在另一实例中，半导体衬底包括ii、iii、iv、v或vi族元素。在具体的示例中，衬底选自碳化硅、硅、氮化镓和氮化铝镓。更具体地，衬底可以是碳化硅。
22、在另一示例中，第一导电类型对应于p型，而第二导电类型对应于n型。
23、在示例中，第一导电类型和第二导电类型的层是位于钝化物下方的注入物。这些注入物优选地是浅注入物。因此，它们不干扰jte功能。当第一导电类型对应于p型并且第二导电类型对应于n型时，注入物的深度可以例如是n+深度＝jte深度的10％至20％，p+深度
24、＝jte深度的20％-30％。例如：jte深度1μm，n+＝0.15μm，p+＝0.25
25、μm。
1.一种半导体装置，包括：
2.根据权利要求1所述的半导体装置，其中，与所述第二导电类型相关联的所述外延层中的掺杂剂浓度小于与所述第二导电类型相关联的所述第二层中的掺杂剂浓度。
3.根据权利要求2所述的半导体装置，其中，与所述第一导电类型相关联的所述结端接扩展边界的掺杂剂浓度是与所述第一导电类型相关联的所述第一层的掺杂剂浓度的至少二十分之一，优选地至少五十分之一，更优选地至少一百分之一。
4.根据前述权利要求中任一项所述的半导体装置，其中，与所述第二导电类型相关联的所述第二层中的掺杂剂浓度是与所述第二导电类型相关联的所述外延层中的掺杂剂浓度的至少100倍，优选地至少1000倍，并且更优选地至少10000倍。
5.根据前述权利要求中任一项所述的半导体装置，其中，所述第一层和所述第二层被配置为在操作期间电浮置。
6.根据前述权利要求中任一项所述的半导体装置，其中所述端接区还包括与所述结端接扩展边界间隔开布置的所述第一导电类型的多个浮置结端接扩展环；优选地，其中所述多个浮置结端接扩展环中的每个包括所述第一导电类型的第一层和不同于所述第一导电类型的第二导电类型的第二层；其中所述第二层位于所述第一层的顶部上。
7.根据前述权利要求中任一项所述的半导体装置，其中所述钝化层包括氮化硅、氮氧化硅、氧化硅或金属氧化物；和/或其中所述钝化层包括场氧化物，优选地包括氧化硅。
8.根据前述权利要求中任一项所述的半导体装置，其中所述半导体装置还包括布置在所述半导体装置的边缘处或边缘附近的沟道停止件，其中所述端接区布置在所述沟道停止件和所述有源区之间，并且其中所述沟道停止件具有所述第二导电类型。
9.根据前述权利要求中任一项所述的半导体装置，其中所述钝化层至少在所述有源区的一侧被所述第二层覆盖。
10.根据前述权利要求中任一项所述的半导体装置，其中所述第一导电类型的层和所述第二导电类型的层是位于所述钝化层下方的注入物，优选地其中所述第二导电类型的注入物的深度在结端接扩展深度的10％至20％之间，和/或其中所述第一导电类型的注入物的深度在所述结端接扩展深度的20％至30％之间。
11.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体装置包括混合式p-i-n肖特基二极管、金属氧化物半导体场效应晶体管、结晶型场效应晶体管、肖特基势垒或pn二极管。
12.根据权利要求11所述的半导体装置，其中，所述半导体装置包括混合式p-i-n肖特基二极管，且其中所述有源区包括：
13.根据前述权利要求中任一项所述的半导体装置，其中，所述半导体衬底包括ii、iii、iv、v或vi族元素，优选地，其中所述半导体衬底选自碳化硅、硅、氮化镓和氮化铝镓，更优选地，其中所述半导体衬底是碳化硅。
14.根据前述权利要求中任一项所述的半导体装置，其中所述第一导电类型对应于p型，并且所述第二导电类型对应于n型。
