本发明涉及存内计算技术，尤其涉及一种基于动态逻辑的可重构全数字存内计算宏系统。
背景技术：
1、存内计算技术作为一种新兴技术，通过将逻辑计算单元直接与存储单元紧密耦合，有效地解决了大规模矩阵向量乘法中所面临的大量数据传输所带来的功耗和带宽成本问题。这种紧密耦合的设计使得数据可以在计算过程中直接在存储器中处理，避免了频繁的数据传输，从而降低了能耗和带宽需求。尤其是在边缘计算和物联网人工智能应用中，能耗和成本通常是至关重要的考虑因素。基于存内计算的处理器能够有效地满足这些应用的需求，从而为它们的发展提供了重要的推动力。
2、然而，目前大多数数字存内计算宏设计主要侧重于针对特定运算器或特定数据格式进行优化，而缺乏对各种不同运算器和多种数据位宽的全面支持。特别是在实际的物联网人工智能应用场景中，不仅需要加速矩阵向量乘法等基本运算，还需要支持更多种类的操作。例如，在音频处理任务中，常常需要进行预处理操作，如快速傅里叶变换以提取特征信号，然而目前大多数存内计算技术并不支持这些复杂的操作。因此，进一步研究和开发支持多种运算器和数据位宽的存内计算技术，以满足不断增长的应用需求，是当前需要解决的技术问题。
技术实现思路
1、本发明目的在于提供一种基于动态逻辑的可重构全数字存内计算宏系统，以解决上述现有技术存在的问题。
2、本发明中所述一种基于动态逻辑的可重构全数字存内计算宏系统，包括：一个sram阵列、32个可重构计算单元、一个宏控制器；
3、所述sram阵列为64行×128列，用于存储计算所需的数据；
4、可重构计算单元与所述sram阵列配套使用，每4列对应一个可重构计算单元；
5、所述宏控制器用于对所述sram存储阵列进行控制选择读出与写入字线；以及用于对可重构计算单元选择计算模式以及计算位宽。
6、所述sram阵列中的单个位元包括6个正位晶体管、6反位晶体管和2个反相器；所述6个正位晶体管的一极共点于第一反相器的输入端和共点于第二反相器的输出端；所述6个反位晶体管的一极共点于第一反相器的输出端和共点于第二反相器的输入端；6个正位晶体管和6反位晶体管远离反相器的另一极作为位线分别与所述可重构计算单元连接；6个正位晶体管和6反位晶体管的栅极作为字线分别与所述宏控制器连接；6个正位晶体管和6反位晶体管结构相同，均为nmos管。
7、每个可重构计算单元包括1组用动态逻辑实现的半加器，用于计算后续运算所需的中间值；1组可重构的曼彻斯特进位链，用于在各种数据位宽上执行计算；1组booth编码器和移位器，用于执行booth乘法操作。
8、所述半加器单元的具体结构：
9、第一晶体管的一极连接第一输入信号，另一极连接异或逻辑结果，栅极连接第二输入信号；
10、第二晶体管的一极连接第一输入信号的反信号，另一极连接异或逻辑结果sum，栅极连接第二输入信号的反信号；
11、第三晶体管的一极连接第一输入信号，另一极连接与逻辑结果，栅极连接第二输入信号的反信号；
12、第四晶体管的一极接地，另一极连接异或逻辑结果，栅极连接动态逻辑开关；
13、第五晶体管的一极接地，另一极连接与逻辑结果，栅极连接动态逻辑开关；
14、其中，第一晶体管、第二晶体管、第三晶体管为pmos管，第四晶体管、第五晶体管为nmos管。
15、本发明中所述一种基于动态逻辑的可重构全数字存内计算宏系统，其优点在于，采用了动态逻辑，比其他相同制程下实现的存内计算宏具有更高的工作频率和吞吐量。可重构的曼彻斯特进位链让系统支持更多样的比特精度。逻辑计算单元具有高度可重用性，可实现7种不同的运算操作。采用40nm cmos技术进行晶体管级后模拟，在1.1v的电源电压下，达到了800mhz的工作频率。对于8位运算，加法达到6.4gops，乘法达到1.6gops。在0.9v的电源电压下，8位加法的能效比达到了4.22tops/w，8位乘法达到了0.76tops/w。
1.一种基于动态逻辑的可重构全数字存内计算宏系统，其特征在于，包括：一个sram阵列、32个可重构计算单元、一个宏控制器；
2.根据权利要求1所述一种基于动态逻辑的可重构全数字存内计算宏系统，其特征在于，所述sram阵列中的单个位元包括6个正位晶体管、6反位晶体管和2个反相器；所述6个正位晶体管的一极共点于第一反相器的输入端和共点于第二反相器的输出端；所述6个反位晶体管的一极共点于第一反相器的输出端和共点于第二反相器的输入端；6个正位晶体管和6反位晶体管远离反相器的另一极作为位线分别与所述可重构计算单元连接；6个正位晶体管和6反位晶体管的栅极作为字线分别与所述宏控制器连接；6个正位晶体管和6反位晶体管结构相同，均为nmos管。
3.根据权利要求1所述一种基于动态逻辑的可重构全数字存内计算宏系统，其特征在于，每个可重构计算单元包括1组用动态逻辑实现的半加器，用于计算后续运算所需的中间值；1组可重构的曼彻斯特进位链，用于在各种数据位宽上执行计算；1组booth编码器和移位器，用于执行booth乘法操作。
4.根据权利要求3所述一种基于动态逻辑的可重构全数字存内计算宏系统，其特征在于，所述半加器单元的具体结构：
