本发明涉及半导体技术领域，尤指一种时钟发生电路和测试机。
背景技术：
在生产出芯片后，需要使用测试机对芯片的工作电气性能进行测试，检测芯片是否能够正常工作并满足设计要求，以便提升芯片生产质量。
在相关技术中通常使用测试机进行测试，通常测试机会通过弹簧针直接与测试板接触，直接供应时钟信号。时钟供应子模块设计在测试机内部，一旦测试机研发完成，测试提供的时钟类型就完全确定，无法达到高速应用中的时钟测试频率，很难再额外增加时钟供应子模块，除非研发新款测试机，但该方案成本很高，很难实现。然而在很多高速应用中，对于时钟的要求又比较苛刻，时钟抖动要求在飞秒级别，一般测试机很难满足测试要求。
因此，如何提供一种低成本、易实现且满足高速芯片的测试需求的低抖动时钟信号是亟需解决的技术问题。
技术实现要素：
本发明的目的是提供一种时钟发生电路和测试机，实现有效降低研发成本，节约设计时间，同时具备非常好的灵活性，可以根据需要提供符合待测晶圆的时钟信号，满足芯片测试需求。
本发明提供的技术方案如下：
本发明提供一种时钟发生电路，包括：
低频时钟信号输入模块，用于接入测试机产生的低频时钟信号；
时钟信号转换模块，用于将所述低频时钟信号转换为预设高频时钟信号；
高频时钟信号输出模块，用于将所述预设高频时钟信号提供给待测晶圆，以便所述测试机对所述待测晶圆进行测试。
本发明还提供一种测试机，包括测试头和测试板，所述测试板12设有所述的时钟发生电路，所述时钟发生电路包括低频时钟信号输入模块、时钟信号转换模块和高频时钟信号输出模块；且时钟发生电路设于所述测试板处，所述低频时钟信号输入模块与设于所述测试头处的时钟信号生成模块连接；
所述时钟信号生成模块，用于产生低频时钟信号；
所述低频时钟信号输入模块，用于接入所述低频时钟信号；
所述时钟信号转换模块，用于将所述低频时钟信号转换为预设高频时钟信号；
所述高频时钟信号输出模块，用于将所述预设高频时钟信号提供给待测晶圆，以便所述测试机对所述待测晶圆进行测试。
通过本发明提供的一种时钟发生电路和测试机，能够有效降低研发成本，节约设计时间，同时具备非常好的灵活性，可以根据需要提供符合待测晶圆的时钟信号，满足芯片测试需求。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对一种时钟发生电路和测试机的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1是本发明一种时钟发生电路的另一个实施例的结构示意图；
图2是本发明测试机的结构示意图；
图3是本发明一种时钟发生电路的另一个实施例的结构示意图；
图4是本发明一种时钟发生电路的另一个实施例的结构示意图；
图5是本发明一种时钟发生电路的另一个实施例的结构示意图；
图6是本发明一种时钟发生电路的另一个实施例的结构示意图；
图7是本发明一种时钟发生电路的另一个实施例的结构示意图；
图8是本发明一种时钟发生电路的另一个实施例的结构示意图；
图9是本发明一种时钟发生电路的另一个实施例的结构示意图；
图10是本发明一种时钟发生电路的另一个实施例的结构示意图；
图11是本发明一种时钟发生电路的另一个实施例的结构示意图；
图12是本发明一种时钟发生电路的另一个实施例的结构示意图；
图13是本发明一种时钟发生电路的另一个实施例的结构示意图；
图14是本发明一种时钟发生电路的另一个实施例的结构示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
本发明的一个实施例，如图1和图2所示，一种时钟发生电路122，包括：
低频时钟信号输入模块10，用于接入测试机产生的低频时钟信号；
时钟信号转换模块20，用于将所述低频时钟信号转换为预设高频时钟信号；
高频时钟信号输出模块30，用于将所述预设高频时钟信号提供给待测晶圆2，以便所述测试机对所述待测晶圆2进行测试。
具体的，在测试机的测试头13处已设有时钟信号生成模块132的前提下，由时钟信号生成模块132产生低频时钟信号，然后通过低频时钟信号输入模块10接入测试机自身产生的低频时钟信号，再通过时钟信号转换模块20将低频时钟信号转换为符合晶元测试需要的预设高频时钟信号，然后由高频时钟信号输出模块30将预设高频时钟信号提供给放置在测试板12上的待测晶圆2，以便测试机对待测晶圆2进行测试，满足待测芯片的高速测试需求。
进一步的，还包括：供电模块；
所述供电模块，与所述时钟信号转换模块20连接，用于接入测试机提供的供电电源，将所述供电电源转换为芯片工作电压，并为所述低频时钟信号输入模块10和所述时钟信号转换模块20提供所述供电电源，为所述时钟信号转换模块20提供芯片工作电压和芯片供电电压。
进一步的，供电模块包括：
电压转换子模块、滤波子模块；
所述电压转换子模块，用于将接入的供电电源转换为芯片工作电压(ldo_3v3)；
所述滤波子模块，用于将接入的芯片工作电压(ldo_3v3)进行滤波处理输出对应的芯片供电电压。
本发明的一个实施例，如图7所示，电压转换子模块包括：电容、零欧姆电阻、电阻和低压降稳压器(u1)；
第一零欧姆电阻(r90)的第一端接入所述供电电源(up5v)，所述第一零欧姆电阻(r90)的第二端分别与第一电容(c1)、第八电容(c8)和第一电阻(r1)串联后，分别与所述低压降稳压器(u1)的三个电源输入引脚连接；
所述低压降稳压器(u1)的使能引脚(en)与第十二电容(c12)连接后接地，所述第十二电容(c12)与所述第一电阻(r1)串联；
所述低压降稳压器(u1)的软启动引脚(nr/ss)与所述低压降稳压器(u1)的第一接地引脚(gnd1)、第二接地引脚(gnd2)和封装引脚(e_pad)分别通过第十三电容(c13)连接后接数字地(dgnd)；
所述低压降稳压器(u1)的反馈引脚(fb)分别与第三电阻(r3)和第四电阻(r4)后接数字地；
所述低压降稳压器(u1)的反馈引脚(fb)通过第十一电容(c11)分别与所述低压降稳压器(u1)的三个电压输出引脚连接后输出所述芯片工作电压(ldo_3v3)。
具体的，第一零欧姆电阻(r90)的第一端接入供电电源(up5v)，第一零欧姆电阻(r90)的第二端分别与第一电容(c1)、第八电容(8)、第一电阻(r1)的第一端和低压降稳压器的三个电源输入引脚(第一电源输入引脚(名称为in1或15)、第一电源输入引脚(名称为in2或16)和第三电源输入引脚(名称为in3或17))连接。
第一电容(c1)的第二端与第八电容(8)的第二端连接后接数字地(dgnd)，第一电阻(r1)的第二端分别与第十二电容(c12)的第一端、低压降稳压器(u1)的使能引脚(en)连接，第十二电容(c12)的第二端接数字地(dgnd)。
低压降稳压器(u1)的软启动引脚(nr/ss)与第十三电容(c13)的第一端连接，低压降稳压器(u1)的第一接地引脚(gnd1)、第二接地引脚(gnd2)和封装引脚(e_pad)分别与第十三电容(c13)的第二端连接后接数字地(dgnd)。
低压降稳压器(u1)的反馈引脚(fb)分别与第十一电容(c11)、第三电阻(r3)的第二端以及第四电阻(r4)的第一端连接。
第二电阻(r2)的第二端与第三电阻(r3)的第一端连接，第三电阻(r3)的第二端与第四电阻(r4)的第一端连接，第四电阻(r4)的第二端与第五电阻(r5)的第一端连接后接数字地(dgnd)。
低压降稳压器(u1)的第一电压输出引脚(名称为out1或1)、第二电压输出引脚(名称为out2或19)和第三电压输出引脚(名称为out3或20)分别与第十一电容(c11)、第二电阻(r2)、第九电容(c9)和第十电容(c10)的第一端连接，第九电容(c9)的第二端与第十电容(c10)的第二端连接后接数字地(dgnd)。
本发明的一个实施例，如图8所示，一种时钟发生电路122其中的所述滤波子模块包括：
所述滤波子模块包括五个初级lc单元和七个次级lc单元；
所述五个初级lc单元，用于将接入的芯片工作电压进行初次低通滤波；所述七个次级lc单元，用于将接入的芯片工作电压进行二次低通滤波；
所述五个初级lc单元包括第一初级lc单元、第二初级lc单元、第三初级lc单元、第四初级lc单元、第五初级lc单元，所述七个次级lc单元包括第一次级lc单元、第二次级lc单元、第三次级lc单元、第四次级lc单元、第五次级lc单元、第六次级lc单元和第七次级lc单元；
所述五个初级lc单元的电源输入端分别接入芯片工作电压；
所述第一初级lc单元的电源输出端分别与所述第一次级lc单元、第二次级lc单元的电源输入端连接；
具体的，第一电感(l1)、第二电感(l2)、第三电感(l3)、第四电感(l4)、第五电感(l5)的第一端分别一一接入芯片工作电压(ldo_3v3)。
第一初级lc单元包括第一电感(l1)和第二电容(c2)，第一次级lc单元包括第一贴片电感(fb1)、第三电容(c3)、第四电容(c4)、第五电容(c5)、第七电容(c7)、第六电容(c6)。第二次级lc单元包括第二贴片电感(fb2)、第十五电容(c15)、第十四电容(c14)、第十六电容(c16)、第十六电容(c17)、第十八电容(c18)、第十九电容(c19)、第二十电容(c20)、第二十一电容(c21)、第二十二电容(c22)、第二十三电容(c23)、第二十四电容(c24)。
其中，第一电感(l1)的第二端分别与第二电容(c2)、第一贴片电感(fb1)和第二贴片电感(fb2)的第一端连接，第二电容(c2)的第二端接数字地，第一贴片电感(fb1)的第二端与五个并联电容(第三电容(c3)、第四电容(c4)、第五电容(c5)、第七电容(c7)、第六电容(c6)相互之间并联)串联后输出第一芯片供电电压(3p3_va_osc)。
其中，第二贴片电感(fb2)的第二端与十一个并联电容(第十五电容(c15)、第十四电容(c14)、第十六电容(c16)、第十六电容(c17)、第十八电容(c18)、第十九电容(c19)、第二十电容(c20)、第二十一电容(c21)、第二十二电容(c22)、第二十三电容(c23)、第二十四电容(c24)相互之间并联)串联后输出第二芯片供电电压(3p3_va_drv)。
所述第二初级lc单元的电源输出端分别与所述第三次级lc单元、第四次级lc单元的电源输入端连接；
具体的，第二初级lc单元包括第二电感(l2)和第二十五电容(c25)，第三次级lc单元包括第三贴片电感(fb3)、第二十六电容(c26)、第二十七电容(c27)和第二十八电容(c28)。第四次级lc单元包括第四贴片电感(fb4)、第二十九电容(c29)、第三十电容(c30)、第三十一电容(c31)、第三十二电容(c32)、第三十三电容(c33)、第三十四电容(c34)。
其中，第二电感(l2)的第二端分别与第二十五电容(c25)、第三贴片电感(fb3)和第四贴片电感(fb4)的第一端连接，第二十五电容(c25)的第二端接数字地，第三贴片电感(fb3)的第二端与三个并联电容(第二十六电容(c26)、第二十七电容(c27)和第二十八电容(c28)相互之间并联)串联后输出第三芯片供电电压(3p3_va_vco)。
其中，第四贴片电感(fb4)的第二端与六个并联电容(第二十九电容(c29)、第三十电容(c30)、第三十一电容(c31)、第三十二电容(c32)、第三十三电容(c33)、第三十四电容(c34)相互之间并联)串联后输出第四芯片供电电压(3p3_va_fpgasds)。
所述第三初级lc单元、第四初级lc单元、第五初级lc单元的电源输出端分别与所述第五次级lc单元、第六次级lc单元和第七次级lc单元的电源输入端一一对应连接；
所述七个次级lc单元的电源输出端分别输出第一芯片供电电压(3p3_va_osc)、第二芯片供电电压(3p3_va_drv)、第三芯片供电电压(3p3_va_vco)、第四芯片供电电压(3p3_va_fpgasds)、第五芯片供电电压(3p3_va_pll)、第六芯片供电电压(3p3_va_dig)和第七芯片供电电压(3p3_va_cp2)。
具体的，第三初级lc单元包括第三电感(l3)和第三十五电容(c35)，第五次级lc单元包括第五贴片电感(fb5)、第三十六电容(c36)、第三十七电容(c37)、第三十八电容(c38)、第三十九电容(39)和第四十电容(c40)。
其中，第三电感(l3)的第二端分别与第三十五电容(c35)、第五贴片电感(fb5)的第一端连接，第三十五电容(c35)的第二端接数字地，第五贴片电感(fb5)的第二端与五个并联电容(第三十六电容(c36)、第三十七电容(c37)、第三十八电容(c38)、第三十九电容(39)和第四十电容(c40)相互之间并联)串联后输出第五芯片供电电压(3p3_va_pll)。
第四初级lc单元包括第四电感(l4)和第四十一电容(c41)，第六次级lc单元包括第六贴片电感(fb6)、第四十二电容(c42)、第四十三电容(c43)、第四十四电容(c44)、第四十五电容(45)和第四十六电容(c46)。
其中，第四电感(l4)的第二端分别与第四十一电容(c41)、第六贴片电感(fb6)的第一端连接，第四十一电容(c41)的第二端接数字地，第六贴片电感(fb6)的第二端与五个并联电容(第四十二电容(c42)、第四十三电容(c43)、第四十四电容(c44)、第四十五电容(45)和第四十六电容(c46)相互之间并联)串联后输出第六芯片供电电压(3p3_va_dig)。
第五初级lc单元包括第五电感(l5)和第四十七电容(c47)，第七次级lc单元包括第七贴片电感(fb7)、第四十八电容(c48)、第四十九电容(c49)。
其中，第五电感(l5)的第二端分别与第四十七电容(c47)、第七贴片电感(fb7)的第一端连接，第四十七电容(c47)的第二端接数字地，第七贴片电感(fb7)的第二端与两个并联电容(第四十八电容(c48)、第四十九电容(c49)相互之间并联)串联后输出第七芯片供电电压(3p3_va_cp2)。
本实施例中，通过第一零欧姆电阻干扰提供了一个很窄的电流通路，有效区分模拟地和数字地，利于单点接地的实现。供电电源流经第一零欧姆电阻以及图8中的电阻、电容后，通过低压降稳压器(u1)对第三电阻与第五电阻(r5)之间的电流进行采样，由低压降稳压器(u1)根据电流采样结果进行电压转换，将接入的供电电源对应电压值转换为所需要的芯片工作电压。
本发明的一个实施例，如图3所示，低频时钟信号输入模块10包括：第一连接器(j101)；
所述第一连接器(j101)的八个电源输入引脚分别接入所述测试机提供的供电电源(up5v)；
具体的，八个电源输入引脚包括第一电源输入引脚(名称为5v_1，或2)、第二电源输入引脚(名称为5v_2，或4)、第三电源输入引脚(名称为5v_3，或6)、第四电源输入引脚(名称为5v_4，或8)、第五电源输入引脚(名称为5v_5，或1)、第六电源输入引脚(名称为5v_6，或3)、第七电源输入引脚(名称为5v_7，或5)、第八电源输入引脚(名称为5v_8，或7)。
所述第一连接器(j101)的频率选择引脚(名称为sync，或29)输出选频控制信号(sync)；
所述第一连接器(j101)的六个开关控制引脚(名称为rel_ctrl1，或12)分别输出开关控制信号(rel_ctrl1、rel_ctrl2、rel_ctrl3、rel_ctrl4、rel_ctrl5、rel_ctrl6)；
具体的，六个开关控制引脚包括第一开关控制引脚(名称为rel_ctrl1，或12)、第二开关控制引脚(名称为rel_ctrl2，或14)、第三开关控制引脚(名称为rel_ctrl3，或16)、第四开关控制引脚(名称为rel_ctrl4，或18)、第五开关控制引脚(名称为rel_ctrl5，或20)、第六开关控制引脚(名称为rel_ctrl6，或22)分别输出第一开关控制信号(rel_ctrl1)、第二开关控制信号(rel_ctrl2)、第三开关控制信号(rel_ctrl3)、第四开关控制信号(rel_ctrl4)、第五开关控制信号(rel_ctrl5)、第六开关控制信号(rel_ctrl6)。
所述第一连接器(j101)的第一输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第一正极低频时钟信号(clkin0)和第一负极低频时钟信号(clkin0#)；
具体的，第一连接器(j101)的第一输出引脚对中的正极引脚(名称为clkin0p，或26)和负极引脚(名称为clkin0n，或28)分别输出所述测试机产生的第一正极低频时钟信号(clkin0)和第一负极低频时钟信号(clkin0#)。
所述第一连接器(j101)的第二输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第二正极低频时钟信号(clkin1)和第二负极低频时钟信号(clkin1#)；
具体的，第一连接器(j101)的第二输出引脚对中的正极引脚(名称为clkin1p，或32)和负极引脚(名称为clkin1n，或34)分别输出所述测试机产生的第二正极低频时钟信号(clkin1)和第二负极低频时钟信号(clkin1#)。
所述第一连接器(j101)的第三输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第三正极低频时钟信号(clkin2)和第三负极低频时钟信号(clkin2#)；
具体的，第一连接器(j101)的第三输出引脚对中的正极引脚(名称为clkin2p，或38)和负极引脚(名称为clkin2n，或40)分别输出所述测试机产生的第三正极低频时钟信号(clkin2)和第三负极低频时钟信号(clkin2#)。
所述第一连接器(j101)的片选信号引脚(名称为cs，或11)输出所述测试机输入的片选信号(cs)；
所述第一连接器(j101)的系统时钟信号输入引脚(名称为sck，或13)输出所述测试机提供的系统时钟信号(sck)；
所述第一连接器(j101)的中断控制引脚(名称为sdio，或15)输出中断控制信号(sdio)；
所述第一连接器(j101)的复位引脚(名称为reset，或19)输出复位信号(reset)；
所述第一连接器(j101)的第一状态控制引脚(名称为status_ld1，或27)和第二状态控制引脚(名称为status_ld2，或25)分别输出第一状态控制信号(status_ld1)和第二状态控制信号(status_ld2)；
所述第一连接器(j101)的第一时钟选择引脚(名称为clkin_sel0，或29)和第二时钟选择引脚(名称为clkin_sel1，或30)分别输出第一时钟选择信号(clkin_sel0)和第二时钟选择信号(clkin_sel1)；
所述第一连接器(j101)的接地引脚分别接数字地(dgnd)。
本发明的一个实施例，如图4、图5和图6所示，高频时钟信号输出模块30包括：第二连接器(j102)和高频继电器；
所述第二连接器(j102)的第一输入引脚对中的正极引脚(名称为dclkout0p，或4)和负极引脚(名称为dclkout0n，或6)分别输入所述时钟信号转换模块20产生的第一正极时钟信号(dclkout0)和第一负极时钟信号(dclkout0#)；
所述第二连接器(j102)的第二输入引脚对中的正极引脚(名称为sdclkout1p_dc，或7)和负极引脚(名称为sdclkout1n_dc，或9)分别输入所述时钟信号转换模块20产生的第二正极时钟信号(sdclkout1)和第二负极时钟信号(sdclkout1#)；
所述第二连接器(j102)的第三输入引脚对中的正极引脚(名称为dclkout2p_dc，或19)和负极引脚(名称为dclkout2n_dc，或21)分别输入所述时钟信号转换模块20产生的第三正极时钟信号(dclkout2)和第三负极时钟信号(dclkout2#)；
所述第二连接器(j102)的第四输入引脚对中的正极引脚(名称为sdclkout3p_dc，或13)和负极引脚(名称为sdclkout3n_dc，或15)分别输入所述时钟信号转换模块20产生的第四正极时钟信号(sdclkout3)和第四负极时钟信号(sdclkout3#)；
所述第二连接器(j102)的第五输入引脚对中的正极引脚(名称为dclkout4p_dc，或31)和负极引脚(名称为dclkout4n_dc，或33)分别输入所述时钟信号转换模块20产生的第五正极时钟信号(dclkout4)和第五负极时钟信号(dclkout4#)；
所述第二连接器(j102)的第六输入引脚对中的正极引脚(名称为sdclkout5p_dc，或25)和负极引脚(名称为sdclkout5n_dc，或27)分别输入所述时钟信号转换模块20产生的第六正极时钟信号(sdclkout5)和第六负极时钟信号(sdclkout5#)；
所述第二连接器(j102)的第七输入引脚对中的正极引脚(名称为dclkout6p_dc，或1)和负极引脚(名称为dclkout6n_dc，或3)分别输入所述时钟信号转换模块20产生的第七正极时钟信号(dclkout6)和第七负极时钟信号(dclkout6#)；
所述第二连接器(j102)的第八输入引脚对中的正极引脚(名称为sdclkout7p，或46)和负极引脚(名称为sdclkout7n，或48)分别输入所述时钟信号转换模块20产生的第八正极时钟信号(sdclkout7)和第八负极时钟信号(sdclkout7#)；
所述第二连接器(j102)的第九输入引脚对中的正极引脚(名称为dclkout8p，或58)和负极引脚(名称为dclkout8n，或60)分别输入所述时钟信号转换模块20产生的第九正极时钟信号(dclkout8)和第九负极时钟信号(dclkout8#)；
所述第二连接器(j102)的第十输入引脚对中的正极引脚(名称为sdclkout9p，或52)和负极引脚(名称为sdclkout9n，或54)分别输入所述时钟信号转换模块20产生的第十正极时钟信号(sdclkout9)和第十负极时钟信号(sdclkout9#)；
所述第二连接器(j102)的第十一输入引脚对中的正极引脚(名称为dclkout10p，或37)和负极引脚(名称为dclkout10n，或39)分别输入所述时钟信号转换模块20产生的第十一正极时钟信号(dclkout10)和第十一负极时钟信号(dclkout10#)；
所述第二连接器(j102)的第十二输入引脚对中的正极引脚(名称为sdclkout11p，或43)和负极引脚(名称为sdclkout11n，或45)分别输入所述时钟信号转换模块20产生的第十二正极时钟信号(sdclkout11)和第十二负极时钟信号(sdclkout11#)；
所述第二连接器(j102)的第十三输入引脚对中的正极引脚(名称为dclkout12p，或55)和负极引脚(名称为dclkout12n，或57)分别输入所述时钟信号转换模块20产生的第十三正极时钟信号(dclkout12)和第十三负极时钟信号(dclkout12#)；
所述第二连接器(j102)的第十四输入引脚对中的正极引脚(名称为sdclkout13p，或49)和负极引脚(名称为sdclkout13n，或51)分别输入所述时钟信号转换模块20产生的第十四正极时钟信号(sdclkout13)和第十四负极时钟信号(sdclkout13#)；
所述第二连接器(j102)的第一输出引脚对、第二输出引脚对、第三输出引脚对、第四输出引脚对、第五输出引脚对、第六输出引脚对中的正极引脚和负极引脚分别与第一高频继电器(k1)、第二高频继电器(k2)、第三高频继电器(k3)、第四高频继电器(k4)、第五高频继电器(k5)、第六高频继电器(k6)的第三端口(3)和第六端口(6)连接；
具体的，第一输出引脚对的正极引脚(名称为dclkout6p，或40)和负极引脚(名称为dclkout6n，或42)与第一高频继电器(k1)的第三端口(3)和第六端口(6)连接。第二输出引脚对的正极引脚(名称为sdclkout1p，或10)和负极引脚(名称为sdclkout1n，或12)与第二高频继电器(k2)的第三端口(3)和第六端口(6)连接。第三输出引脚对的正极引脚(名称为sdclkout3p，或16)和负极引脚(名称为sdclkout3n，或18)与第三高频继电器(k3)的第三端口(3)和第六端口(6)连接。第四输出引脚对的正极引脚(名称为dclkout2p，或22)和负极引脚(名称为dclkout2n，或24)与第四高频继电器(k4)的第三端口(3)和第六端口(6)连接。第五输出引脚对的正极引脚(名称为dclkout5p，或25)和负极引脚(名称为dclkout5n，或30)与第五高频继电器(k5)的第三端口(3)和第六端口(6)连接。第六输出引脚对的正极引脚(名称为dclkout4p，或34)和负极引脚(名称为dclkout4n，或36)与第六高频继电器(k6)的第三端口(3)和第六端口(6)连接。
所述第二连接器(j102)的接地引脚分别接数字地(dgnd)；
所述第一高频继电器(k1)、第二高频继电器(k2)、第三高频继电器(k3)、第四高频继电器(k4)、第五高频继电器(k5)、第六高频继电器(k6)的第一端口(1)分别接入所述供电电源(up5v)；
所述第一高频继电器(k1)、第二高频继电器(k2)的第八端口(8)分别输入第一开关控制信号(rel_ctrl1)，第三高频继电器(k3)和第四高频继电器(k4)的第八端口(8)分别输入开关控制信号(rel_ctrl2)，第五高频继电器(k5)和第六高频继电器(k6)的第八端口(8)分别输入第三开关控制信号(rel_ctrl3)；
所述第一高频继电器(k1)、第二高频继电器(k2)、第三高频继电器(k3)、第四高频继电器(k4)、第五高频继电器(k5)、第六高频继电器(k6)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出对应的正极高频模拟时钟信号和第六正极高频数字时钟信号；
所述第一高频继电器(k1)、第二高频继电器(k2)、第三高频继电器(k3)、第四高频继电器(k4)、第五高频继电器(k5)、第六高频继电器(k6)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出对应的负极高频模拟时钟信号和负极高频数字时钟信号
具体的，所述第一高频继电器(k1)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第六正极高频模拟时钟信号(dclkout6)和第六正极高频数字时钟信号(dclkout6_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第六负极高频模拟时钟信号(dclkout6#)和第六负极高频数字时钟信号(dclkout6#_dc)；
所述第二高频继电器(k2)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第一正极高频模拟时钟信号(sdclkout1)和第一正极高频数字时钟信号(sdclkout1_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第一负极高频模拟时钟信号(sdclkout1#)和第一负极高频数字时钟信号(sdclkout1#_dc)；
所述第三高频继电器(k3)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第三正极高频模拟时钟信号(sdclkout3)和第三正极高频数字时钟信号(sdclkout3_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第三负极高频模拟时钟信号(sdclkout3#)和第三负极高频数字时钟信号(sdclkout3#_dc)；
所述第四高频继电器(k4)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第二正极高频模拟时钟信号(dclkout2)和第二正极高频数字时钟信号(dclkout2_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第二负极高频模拟时钟信号(dclkout2#)和第二负极高频数字时钟信号(dclkout2#_dc)；
所述第五高频继电器(k5)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第五正极高频模拟时钟信号(sdclkout5)和第五正极高频数字时钟信号(sdclkout5_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第五负极高频模拟时钟信号(sdclkout5#)和第五负极高频数字时钟信号(sdclkout5#_dc)；
所述第六高频继电器(k6)的正极输出接口对中的第二端口(2)和第四端口(4)分别输出第四正极高频模拟时钟信号(dclkout4)和第四正极高频数字时钟信号(dclkout4_dc)，所述第一高频继电器(k1)的负极输出接口对中的第七端口(7)和第五端口(5)分别输出第四负极高频模拟时钟信号(dclkout4#)和第四负极高频数字时钟信号(dclkout4#_dc)；
具体的，第一高频继电器(k1)、第二高频继电器(k2)、第三高频继电器(k3)、第四高频继电器(k4)、第五高频继电器(k5)、第六高频继电器(k6)的十个接地端口分别接数字地。其中十个接地端口包括第一接地端口(sh1)、第二接地端口(sh2)、第三接地端口(sh3)、第四接地端口(sh4)、第五接地端口(sh5)、第六接地端口(sh6)、第七接地端口(sh7)、第八接地端口(sh8)、第九接地端口(sh9)、第十接地端口(sh10)。
第一高频继电器(k1)根据的第一端口(1)提供的供电电源(up5v)与第八端口(8)的第一开关控制信号(rel_ctrl1)，选择正极输出引脚对或者负极输出引脚对之间的二极管的导通方向，从而选择输出对应的第六正极高频模拟时钟信号(dclkout6)和第六负极高频模拟时钟信号(dclkout6#)，或者输出第六正极高频数字时钟信号(dclkout6_dc)和第六负极高频数字时钟信号(dclkout6#_dc)。例如第二端口(2)和第七端口(7)处的二极管导通，第四端口(4)和第五端口(5)处的二极管关闭时，第一高频继电器(k1)输出第六正极高频模拟时钟信号(dclkout6)和第六负极高频模拟时钟信号(dclkout6#)。同理，第二端口(2)和第七端口(7)处的二极管关闭，第四端口(4)和第五端口(5)处的二极管导通时，第一高频继电器(k1)输出第六正极高频数字时钟信号(dclkout6_dc)和第六负极高频数字时钟信号(dclkout6#_dc)。
依次类推，第二高频继电器(k2)根据第一端口(1)提供的供电电源(up5v)与第八端口(8)的第一开关控制信号(rel_ctrl1)，选择正极输出引脚对或者负极输出引脚对之间的二极管的导通方向，从而选择输出对应的第一正极高频模拟时钟信号(sdclkout6)和第一负极高频模拟时钟信号(sdclkout6#)，或者输出第一正极高频数字时钟信号(sdclkout6_dc)和第一负极高频数字时钟信号(sdclkout6#_dc)。其余高频信号参见上述实施例，在此不再一一赘述。
本发明的一个实施例，如图11、图12、图13、图14所示，时钟信号转换模块20包括：时钟合成器(u2)、零欧姆电阻、发光二极管和时钟振荡子模块；
所述时钟合成器(u2)的第一输入引脚对中的正极引脚(名称为clkin0，或37)和负极引脚(名称为clkin0#，或38)分别输入所述第一连接器输出的第一正极低频时钟信号(clkin0)和第一负极低频时钟信号(clkin0#)；
所述时钟合成器(u2)的第二输入引脚对中的正极引脚(名称为clkin1，或34)和负极引脚(名称为clkin1#，或35)分别输入所述第一连接器输出的第二正极低频时钟信号(clkin1)和第二负极低频时钟信号(clkin1#)；
所述时钟合成器(u2)的第三输入引脚对中的正极引脚(名称为clkin2，或40)和负极引脚(名称为clkin2#，或41)分别输入所述第一连接器输出的第三正极低频时钟信号(clkin2)和第三负极低频时钟信号(clkin2#)；
所述时钟合成器(u2)的第一状态控制引脚(名称为status_ld1，或31)与第一发光二极管(d1)连接后输入第一状态控制信号(status_ld1)；
所述时钟合成器(u2)的第二状态控制引脚(名称为status_ld2，或48)与第二发光二极管(d2)连接后输入第二状态控制信号(status_ld2)；
所述时钟合成器(u2)的中断控制引脚(名称为sdio，或20)接入所述供电电源并输入所述第一连接器输出的中断控制信号(sdio)；
所述时钟合成器(u2)的片选信号引脚(名称为cs，或18)输入所述第一连接器输出的片选信号(cs)；
所述时钟合成器(u2)的系统时钟信号输入引脚(名称为sck，或19)输入所述第一连接器输出的系统时钟信号(sck)；
所述时钟合成器(u2)的复位引脚(名称为reset，或5)输入所述第一连接器输出的复位信号(reset)；
所述时钟合成器(u2)的第一时钟选择引脚(名称为clkin_sel0，或58)和第二时钟选择引脚(名称为clkin_sel1，或59)分别输入所述第一连接器输出的第一时钟选择信号(clkin_sel0)和第二时钟选择信号(clkin_sel1)；
所述时钟合成器(u2)的第一电压输入引脚(名称为vcc12_cg0，或64)、第二电压输入引脚(名称为vcc2_cg1，或17)、第三电压输入引脚(名称为vcc4_cg4，或26)、第四电压输入引脚(名称为vcc11_cg3，或53)分别接入所述第四芯片供电电压(3p3_va_fpgasds)；
所述时钟合成器(u2)的第五电压输入引脚(名称为vcc1_vco，或10)接入所述第三芯片供电电压(3p3_va_vco)；
所述时钟合成器(u2)的第六电压输入引脚(名称为vcc6_pll，或36)和第七电压输入引脚(名称为vcc10_pll，或47)分别接入所述第五芯片供电电压(3p3_va_pll)；
所述时钟合成器(u2)的第八电压输入引脚(名称为vcc8_oscin，或42)和第九电压输入引脚(名称为vcc7_oscout，或39)分别接入所述第一芯片供电电压(3p3_va_osc)；
所述时钟合成器(u2)的第十电压输入引脚(名称为vcc9_cp2，或45)接入所述第七芯片供电电压(3p3_va_cp2)；
所述时钟合成器(u2)的第十一电压输入引脚(名称为vcc5_dig，或33)和第十二电压输入引脚(名称为vcc3_sysref，或21)分别接入所述第六芯片供电电压(3p3_va_dig)；
所述时钟合成器(u2)的第一输出引脚对中的正极引脚(名称为dclkout0，或1)和负极引脚(名称为dclkout0#，或2)分别与第八零欧姆电阻(r8)和第九零欧姆电阻(r8)连接后输出第一正极时钟信号(dclkout0)和第一负极时钟信号(dclkout0#)；
所述时钟合成器(u2)的第二输出引脚对中的正极引脚(名称为sdclkout1，或3)和负极引脚(名称为sdclkout1#，或4)分别与第十一零欧姆电阻(r11)和第十二零欧姆电阻(r12)连接后输出第二正极时钟信号(sdclkout1)和第二负极时钟信号(sdclkout1#)；
所述时钟合成器(u2)的第三输出引脚对中的正极引脚(名称为dclkout2，或15)和负极引脚(名称为dclkout2#，或16)分别与第二十九零欧姆电阻(r29)和第二十零欧姆电阻(r20)连接后输出第三正极时钟信号(dclkout2)和第三负极时钟信号(dclkout2#)；
所述时钟合成器(u2)的第四输出引脚对中的正极引脚(名称为sdclkout3，或13)和负极引脚(名称为sdclkout3#，或14)分别与第十五零欧姆电阻(r15)和第十七零欧姆电阻(r17)连接后输出第四正极时钟信号(sdclkout3)和第四负极时钟信号(sdclkout3#)；
所述时钟合成器(u2)的第五输出引脚对中的正极引脚(名称为dclkout4，或24)和负极引脚(名称为dclkout4#，或25)分别与第三十八零欧姆电阻(r38)和第四十零欧姆电阻(r40)连接后输出第五正极时钟信号(dclkout4)和第五负极时钟信号(dclkout4#)；
所述时钟合成器(u2)的第六输出引脚对中的正极引脚(名称为sdclkout5，或22)和负极引脚(名称为sdclkout5#，或23)分别与第二十六零欧姆电阻(r26)和第三十二零欧姆电阻(r32)连接后输出第六正极时钟信号(sdclkout5)和第六负极时钟信号(sdclkout5#)；
所述时钟合成器(u2)的第七输出引脚对中的正极引脚(名称为dclkout6，或27)和负极引脚(名称为dclkout6#，或28)分别与第四十五零欧姆电阻(r45)和第四十六零欧姆电阻(r46)连接后输出第七正极时钟信号(dclkout6)和第七负极时钟信号(dclkout6#)；
所述时钟合成器(u2)的第八输出引脚对中的正极引脚(名称为sdclkout7，或29)和负极引脚(名称为sdclkout7#，或30)分别与第五十零欧姆电阻(r50)和第五十一零欧姆电阻(r51)连接后输出第八正极时钟信号(sdclkout7)和第八负极时钟信号(sdclkout7#)；
所述时钟合成器(u2)的第九输出引脚对中的正极引脚(名称为dclkout8，或51)和负极引脚(名称为dclkout8#，或52)分别与第六十三零欧姆电阻(r63)和第六十五零欧姆电阻(r65)连接后输出第九正极时钟信号(dclkout8)和第九负极时钟信号(dclkout8#)；
所述时钟合成器(u2)的第十输出引脚对中的正极引脚(名称为sdclkout9，或49)和负极引脚(名称为sdclkout9#，或50)分别与第十五零欧姆电阻(r15)和第十七零欧姆电阻(r17)连接后输出第十正极时钟信号(sdclkout9)和第十负极时钟信号(sdclkout9#)；
所述时钟合成器(u2)的第十一输出引脚对中的正极引脚(名称为dclkout10，或54)和负极引脚(名称为dclkout10#，或55)分别与五十八零欧姆电阻(r58)和第五十九零欧姆电阻(r59)连接后输出第十一正极时钟信号(dclkout10)和第十一负极时钟信号(dclkout10#)；
所述时钟合成器(u2)的第十二输出引脚对中的正极引脚(名称为sdclkout11，或56)和负极引脚(名称为sdclkout11#，或57)分别与第六十四零欧姆电阻(r64)和第六十六零欧姆电阻(r66)连接后输出第十二正极时钟信号(sdclkout11)和第十二负极时钟信号(sdclkout11#)；
所述时钟合成器(u2)的第十三输出引脚对中的正极引脚(名称为dclkout12，或60)和负极引脚(名称为dclkout12#，或61)分别与第七十一零欧姆电阻(r71)和第七十二零欧姆电阻(r72)连接后输出第十三正极时钟信号(dclkout12)和第十三负极时钟信号(dclkout12#)；
所述时钟合成器(u2)的第十四输出引脚对中的正极引脚(名称为sdclkout13，或62)和负极引脚(名称为sdclkout13#，或63)分别与第七十五零欧姆电阻(r75)和第七十六零欧姆电阻(r76)连接后输出第十四正极时钟信号(sdclkout13)和第十四负极时钟信号(sdclkout13#)；
所述时钟合成器(u2)的晶振控制引脚输入晶振信号(oscin)，所述时钟合成器(u2)的第二控制输出引脚(名称为名称为cpout2，或46)接地；
所述时钟合成器(u2)的信号输入引脚(名称为sync，或6)输入所述选频控制信号(sync)；
所述时钟合成器(u2)的第一控制输出引脚(名称为cpout1，或32)与所述时钟振荡子模块连接；
所述时钟振荡子模块接入所述第二芯片供电电压(3p3_va_drv)和对应的第四开关控制信号(rel_ctrl4)，所述时钟振荡子模块输出所述晶振信号(oscin)。
本发明的一个实施例，如图9和图10所示，所述时钟振荡子模块包括：高频继电器和振荡器；
第八高频继电器(k8)的第三端口(3)与所述时钟合成器(u2)的第一控制输出引脚(名称为cpout1，或32)连接；
所述第八高频继电器(k8)的第一端口(1)接入所述供电电源(up5v)，所述第八高频继电器(k8)的第八端口(8)输入所述第四开关控制信号(rel_ctrl4)；
所述第八高频继电器(k8)的第二端口(2)和第七端口(7)分别与第一振荡器(y2)和第二振荡器(y1)的第一电源输入接口(名称为vc，1)连接；
所述第一振荡器(y2)和第二振荡器(y1)的接地接口(名称为gnd，或2)分别接数字地(dgnd)；
所述第一振荡器(y2)的电源输出接口(名称为out，或3)与第七高频继电器(k7)的第四端口(4)连接，所述第一振荡器(y2)的第二电源输入接口(名称为vdd，或4)与第七高频继电器(k7)的第五端口(5)连接；
所述第二振荡器(y1)的电源输出接口(名称为out，或3)与第七高频继电器(k7)的第二端口(2)连接，所述第二振荡器(y1)的第二电源输入接口(名称为vdd，或4)与第七高频继电器(k7)的第七端口(7)连接；
所述第七高频继电器(k7)的第一端口(1)接入所述供电电源(up5v)，所述第七高频继电器(k7)的第八端口(8)输入所述第四开关控制信号(rel_ctrl4)；
所述第七高频继电器(k7)的第六端口(6)接入所述第二芯片供电电压(3p3_va_drv)，所述第七高频继电器(k7)的第三端口(3)输出所述晶振信号(oscin)；
具体的，第七高频继电器(k7)、第八高频继电器(k8)的十个接地端口分别接数字地。其中十个接地端口包括第一接地端口(sh1)、第二接地端口(sh2)、第三接地端口(sh3)、第四接地端口(sh4)、第五接地端口(sh5)、第六接地端口(sh6)、第七接地端口(sh7)、第八接地端口(sh8)、第九接地端口(sh9)、第十接地端口(sh10)。
具体的，第七高频继电器(k7)根据的第一端口(1)提供的供电电源(up5v)与第八端口(8)的第四开关控制信号(rel_ctrl4)，选择正极输出引脚对或者负极输出引脚对之间的二极管的导通方向，从而选择输入第一振荡器(y2)输出的100mhz的振荡信号，或者第二振荡器(y1)输出的122.88mhz的振荡信号，然后通过第七高频继电器(k7)的第三端口(3)输出所选择产生的相应频率的晶振信号至时钟合成器(u2)的晶振控制引脚，使得时钟合成器(u2)根据输入相应频率的晶振信号将低频时钟信号转换为对应的高频时钟信号。
优选的，上述实施例中，第一连接器(j101)和第二连接器的型号为2349-64-g00dp1t-p。低压降稳压器(u1)的型号为tps7a8300rgwt。高频继电器的型号为g6k-2f-rf-t-tr03dc5。发光二极管的型号为lnj626w8cra。时钟合成器(u2)的型号为lmk04828bisqe/nopb。第一振荡器(y2)的型号cvhd-950122.88，第二振荡器(y1)的型号为cvhd-950100。
本实施例测试方案的主体思想是在测试板12上设置时钟发生电路122，通过测试机为测试板12的时钟发生电路122提供电源及低频的时钟信号，然后该时钟发生电路122将低频时钟信号处理后，转出高频低抖动的预设高频时钟信号，提供给待测晶圆2完成高速测试。可以有效降低研发成本，节约设计时间，同时具备非常好的灵活性，可以根据需要定制该时钟发生电路122，时钟发生电路122中的芯片也可以随意更换和升级，显著增强了测试机的覆盖率，可符合绝大多数芯片测试需求。
本发明的一个实施例，如图2所示，一种测试机，包括测试头13和测试板12，所述时钟发生电路122包括低频时钟信号输入模块10、时钟信号转换模块20和高频时钟信号输出模块30，且时钟发生电路122设于所述测试板12处，所述低频时钟信号输入模块10与设于所述测试头13处的时钟信号生成模块132连接；
所述时钟信号生成模块132，用于产生低频时钟信号；
所述低频时钟信号输入模块10，用于接入所述低频时钟信号；
所述时钟信号转换模块20，用于将所述低频时钟信号转换为预设高频时钟信号；
所述高频时钟信号输出模块30，用于将所述预设高频时钟信号提供给待测晶圆2，以便所述测试机对所述待测晶圆2进行测试。
本实施例测试方案的主体思想是在测试板12上设置时钟发生电路122，通过测试机1的测试头13处的时钟信号生成模块132为测试板12的时钟发生电路122提供电源及低频的时钟信号，即测试头13处的时钟信号生成模块132产生低频时钟信号后，通过弹簧针区域131将低频时钟信号传递给低频时钟信号输入模块10，然后由时钟信号转换模块20将低频时钟信号处理后，转换得到高频低抖动的预设高频时钟信号，再由高频时钟信号输出模块30将预设高频时钟信号传递给探针头123，由探针头123将预设高频时钟信号提供给待测晶圆2完成高速测试。可以有效降低研发成本，节约设计时间，同时具备非常好的灵活性，可以根据需要定制该时钟发生电路122，时钟发生电路122中的芯片也可以随意更换和升级，显著增强了测试机的覆盖率，可符合绝大多数芯片测试需求。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各程序子模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的程序子模块完成，即将所述装置的内部结构划分成不同的程序子模块或子模块，以完成以上描述的全部或者部分功能。实施例中的各程序子模块可以集成在一个处理子模块中，也可是各个子模块单独物理存在，也可以两个或两个以上子模块集成在一个处理子模块中，上述集成的子模块既可以采用硬件的形式实现，也可以采用软件程序子模块的形式实现。另外，各程序子模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的子模块及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的实施例中，应该理解到，所揭露的装置/终端设备和方法，可以通过其他的方式实现。例如，以上所描述的装置/终端设备实施例仅仅是示意性的，例如，所述子模块或子模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个子模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或子模块的间接耦合或通讯连接，可以是电性、机械或其他的形式。
所述作为分离部件说明的子模块可以是或者也可以不是物理上分开的，作为子模块显示的部件可以是或者也可以不是物理子模块，即可以位于一个地方，或者也可以分布到多个网络子模块上。可以根据实际的需要选择其中的部分或者全部子模块来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能子模块可能集成在一个处理子模块中，也可以是各个子模块单独物理存在，也可以两个或两个以上子模块集成在一个子模块中。上述集成的子模块既可以采用硬件的形式实现，也可以采用软件功能子模块的形式实现。
应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
1.一种时钟发生电路，其特征在于，包括：
低频时钟信号输入模块，用于接入测试机产生的低频时钟信号；
时钟信号转换模块，用于将所述低频时钟信号转换为预设高频时钟信号；
高频时钟信号输出模块，用于将所述预设高频时钟信号提供给待测晶圆，以便所述测试机对所述待测晶圆进行测试。
2.根据权利要求1所述的时钟发生电路，其特征在于，还包括：供电模块；
所述供电模块，与所述时钟信号转换模块连接，用于接入测试机提供的供电电源，将所述供电电源转换为芯片工作电压，并为所述低频时钟信号输入模块和所述时钟信号转换模块提供所述供电电源，为所述时钟信号转换模块提供芯片工作电压和芯片供电电压。
3.根据权利要求2所述的时钟发生电路，其特征在于，供电模块包括：电压转换子模块、滤波子模块；
所述电压转换子模块，用于将接入的供电电源转换为芯片工作电压；
所述滤波子模块，用于将接入的芯片工作电压进行滤波处理输出对应的芯片供电电压。
4.根据权利要求3所述的时钟发生电路，其特征在于：
所述电压转换子模块包括：电容、零欧姆电阻、电阻和低压降稳压器；
第一零欧姆电阻的第一端接入所述供电电源，所述第一零欧姆电阻的第二端分别与第一电容、第八电容和第一电阻串联后，分别与所述低压降稳压器的三个电源输入引脚连接；
所述低压降稳压器的使能引脚与第十二电容连接后接地，所述第十二电容与所述第一电阻串联；
所述低压降稳压器的软启动引脚与所述低压降稳压器的第一接地引脚、第二接地引脚和封装引脚分别通过第十三电容连接后接数字地；
所述低压降稳压器的反馈引脚分别与第三电阻和第四电阻后接数字地；
所述低压降稳压器的反馈引脚通过第十一电容分别与所述低压降稳压器的三个电压输出引脚连接后输出所述芯片工作电压。
5.根据权利要求3所述的时钟发生电路，其特征在于，所述滤波子模块包括：
所述滤波子模块包括五个初级lc单元和七个次级lc单元；
所述五个初级lc单元，用于将接入的芯片工作电压进行初次低通滤波；所述七个次级lc单元，用于将接入的芯片工作电压进行二次低通滤波；
所述五个初级lc单元包括第一初级lc单元、第二初级lc单元、第三初级lc单元、第四初级lc单元、第五初级lc单元，所述七个次级lc单元包括第一次级lc单元、第二次级lc单元、第三次级lc单元、第四次级lc单元、第五次级lc单元、第六次级lc单元和第七次级lc单元；
所述五个初级lc单元的电源输入端分别接入芯片工作电压；
所述第一初级lc单元的电源输出端分别与所述第一次级lc单元、第二次级lc单元的电源输入端连接；
所述第二初级lc单元的电源输出端分别与所述第三次级lc单元、第四次级lc单元的电源输入端连接；
所述第三初级lc单元、第四初级lc单元、第五初级lc单元的电源输出端分别与所述第五次级lc单元、第六次级lc单元和第七次级lc单元的电源输入端一一对应连接；
所述七个次级lc单元的电源输出端分别输出第一芯片供电电压、第二芯片供电电压、第三芯片供电电压、第四芯片供电电压、第五芯片供电电压、第六芯片供电电压和第七芯片供电电压。
6.根据权利要求5所述的时钟发生电路，其特征在于，所述低频时钟信号输入模块包括：第一连接器；
所述第一连接器的八个电源输入引脚分别接入所述测试机提供的供电电源；
所述第一连接器的频率选择引脚输出选频控制信号；
所述第一连接器的六个开关控制引脚分别输出开关控制信号；
所述第一连接器的第一输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第一正极低频时钟信号和第一负极低频时钟信号；
所述第一连接器的第二输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第二正极低频时钟信号和第二负极低频时钟信号；
所述第一连接器的第三输出引脚对中的正极引脚和负极引脚分别输出所述测试机产生的第三正极低频时钟信号和第三负极低频时钟信号；
所述第一连接器的片选信号引脚输出所述测试机输入的片选信号；
所述第一连接器的系统时钟信号输入引脚输出所述测试机提供的系统时钟信号；
所述第一连接器的中断控制引脚输出中断控制信号；
所述第一连接器的复位引脚输出复位信号；
所述第一连接器的第一状态控制引脚和第二状态控制引脚分别输出第一状态控制信号和第二状态控制信号；
所述第一连接器的第一时钟选择引脚和第二时钟选择引脚分别输出第一时钟选择信号和第二时钟选择信号；
所述第一连接器的接地引脚分别接数字地。
7.根据权利要求6所述的时钟发生电路，其特征在于，所述高频时钟信号输出模块包括：第二连接器和高频继电器；
所述第二连接器的第一输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第一正极时钟信号和第一负极时钟信号；
所述第二连接器的第二输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第二正极时钟信号和第二负极时钟信号；
所述第二连接器的第三输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第三正极时钟信号和第三负极时钟信号；
所述第二连接器的第四输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第四正极时钟信号和第四负极时钟信号；
所述第二连接器的第五输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第五正极时钟信号和第五负极时钟信号；
所述第二连接器的第六输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第六正极时钟信号和第六负极时钟信号；
所述第二连接器的第七输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第七正极时钟信号和第七负极时钟信号；
所述第二连接器的第八输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第八正极时钟信号和第八负极时钟信号；
所述第二连接器的第九输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第九正极时钟信号和第九负极时钟信号；
所述第二连接器的第十输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第十正极时钟信号和第十负极时钟信号；
所述第二连接器的第十一输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第十一正极时钟信号和第十一负极时钟信号；
所述第二连接器的第十二输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第十二正极时钟信号和第十二负极时钟信号；
所述第二连接器的第十三输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第十三正极时钟信号和第十三负极时钟信号；
所述第二连接器的第十四输入引脚对中的正极引脚和负极引脚分别输入所述时钟信号转换模块产生的第十四正极时钟信号和第十四负极时钟信号；
所述第二连接器的第一输出引脚对、第二输出引脚对、第三输出引脚对、第四输出引脚对、第五输出引脚对、第六输出引脚对中的正极引脚和负极引脚分别与第一高频继电器、第二高频继电器、第三高频继电器、第四高频继电器、第五高频继电器、第六高频继电器的第三端口和第六端口连接；
所述第二连接器的接地引脚分别接数字地；
所述第一高频继电器、第二高频继电器、第三高频继电器、第四高频继电器、第五高频继电器、第六高频继电器的第一端口分别接入所述供电电源；
所述第一高频继电器、第二高频继电器的第八端口分别输入第一开关控制信号，第三高频继电器和第四高频继电的第八端口分别输入开关控制信号，第五高频继电器和第六高频继电器的第八端口分别输入第三开关控制信号；
所述第一高频继电器、第二高频继电器、第三高频继电器、第四高频继电器、第五高频继电器、第六高频继电器的正极输出接口对中的第二端口和第四端口分别输出对应的正极高频模拟时钟信号和第六正极高频数字时钟信号；
所述第一高频继电器、第二高频继电器、第三高频继电器、第四高频继电器、第五高频继电器、第六高频继电器的负极输出接口对中的第七端口和第五端口分别输出对应的负极高频模拟时钟信号和负极高频数字时钟信号。
8.根据权利要求7所述的时钟发生电路，其特征在于，所述时钟信号转换模块包括：时钟合成器、零欧姆电阻、发光二极管和时钟振荡子模块；
所述时钟合成器的第一输入引脚对中的正极引脚和负极引脚分别输入所述第一连接器输出的第一正极低频时钟信号和第一负极低频时钟信号；
所述时钟合成器的第二输入引脚对中的正极引脚和负极引脚分别输入所述第一连接器输出的第二正极低频时钟信号和第二负极低频时钟信号；
所述时钟合成器的第三输入引脚对中的正极引脚和负极引脚分别输入所述第一连接器输出的第三正极低频时钟信号和第三负极低频时钟信号；
所述时钟合成器的第一状态控制引脚与第一发光二极管连接后输入第一状态控制信号；
所述时钟合成器的第二状态控制引脚与第二发光二极管连接后输入第二状态控制信号；
所述时钟合成器的中断控制引脚接入所述供电电源并输入所述第一连接器输出的中断控制信号；
所述时钟合成器的片选信号引脚输入所述第一连接器输出的片选信号；
所述时钟合成器的系统时钟信号输入引脚输入所述第一连接器输出的系统时钟信号；
所述时钟合成器的复位引脚输入所述第一连接器输出的复位信号；
所述时钟合成器的第一时钟选择引脚和第二时钟选择引脚分别输入所述第一连接器输出的第一时钟选择信号和第二时钟选择信号；
所述时钟合成器的第一电压输入引脚、第二电压输入引脚、第三电压输入引脚、第四电压输入引脚分别接入所述第四芯片供电电压；
所述时钟合成器的第五电压输入引脚接入所述第三芯片供电电压；
所述时钟合成器的第六电压输入引脚和第七电压输入引脚分别接入所述第五芯片供电电压；
所述时钟合成器的第八电压输入引脚和第九电压输入引脚分别接入所述第一芯片供电电压；
所述时钟合成器的第十电压输入引脚接入所述第七芯片供电电压；
所述时钟合成器的第十一电压输入引脚和第十二电压输入引脚分别接入所述第六芯片供电电压；
所述时钟合成器的第一输出引脚对中的正极引脚和负极引脚分别与第八零欧姆电阻和第九零欧姆电阻连接后输出第一正极时钟信号和第一负极时钟信号；
所述时钟合成器的第二输出引脚对中的正极引脚和负极引脚分别与第十一零欧姆电阻和第十二零欧姆电阻连接后输出第二正极时钟信号和第二负极时钟信号；
所述时钟合成器的第三输出引脚对中的正极引脚和负极引脚分别与第二十九零欧姆电阻和第二十零欧姆电阻连接后输出第三正极时钟信号和第三负极时钟信号；
所述时钟合成器的第四输出引脚对中的正极引脚和负极引脚分别与第十五零欧姆电阻和第十七零欧姆电阻连接后输出第四正极时钟信号和第四负极时钟信号；
所述时钟合成器的第五输出引脚对中的正极引脚和负极引脚分别与第三十八零欧姆电阻和第四十零欧姆电阻连接后输出第五正极时钟信号和第五负极时钟信号；
所述时钟合成器的第六输出引脚对中的正极引脚和负极引脚分别与第二十六零欧姆电阻和第三十二零欧姆电阻连接后输出第六正极时钟信号和第六负极时钟信号；
所述时钟合成器的第七输出引脚对中的正极引脚和负极引脚分别与第四十五零欧姆电阻和第四十六零欧姆电阻连接后输出第七正极时钟信号和第七负极时钟信号；
所述时钟合成器的第八输出引脚对中的正极引脚和负极引脚分别与第五十零欧姆电阻和第五十一零欧姆电阻连接后输出第八正极时钟信号和第八负极时钟信号；
所述时钟合成器的第九输出引脚对中的正极引脚和负极引脚分别与第六十三零欧姆电阻和第六十五零欧姆电阻连接后输出第九正极时钟信号和第九负极时钟信号；
所述时钟合成器的第十输出引脚对中的正极引脚和负极引脚分别与第十五零欧姆电阻和第十七零欧姆电阻连接后输出第十正极时钟信号和第十负极时钟信号；
所述时钟合成器的第十一输出引脚对中的正极引脚和负极引脚分别与五十八零欧姆电阻和第五十九零欧姆电阻连接后输出第十一正极时钟信号和第十一负极时钟信号；
所述时钟合成器的第十二输出引脚对中的正极引脚和负极引脚分别与第六十四零欧姆电阻和第六十六零欧姆电阻连接后输出第十二正极时钟信号和第十二负极时钟信号；
所述时钟合成器的第十三输出引脚对中的正极引脚和负极引脚分别与第七十一零欧姆电阻和第七十二零欧姆电阻连接后输出第十三正极时钟信号和第十三负极时钟信号；
所述时钟合成器的第十四输出引脚对中的正极引脚和负极引脚分别与第七十五零欧姆电阻和第七十六零欧姆电阻连接后输出第十四正极时钟信号和第十四负极时钟信号；
所述时钟合成器的晶振控制引脚输入晶振信号，所述时钟合成器的第二控制输出引脚接地；
所述时钟合成器的信号输入引脚输入所述选频控制信号；
所述时钟合成器的第一控制输出引脚与所述时钟振荡子模块连接；
所述时钟振荡子模块接入所述第二芯片供电电压和对应的第四开关控制信号，所述时钟振荡子模块输出所述晶振信号。
9.根据权利要求8所述的时钟发生电路，其特征在于，所述时钟振荡子模块包括：高频继电器和振荡器；
第八高频继电器的第三端口与所述时钟合成器的第一控制输出引脚连接；
所述第八高频继电器的第一端口接入所述供电电源，所述第八高频继电器的第八端口输入所述第四开关控制信号；
所述第八高频继电器的第二端口和第七端口分别与第一振荡器和第二振荡器的第一电源输入接口连接；
所述第一振荡器和第二振荡器的接地接口分别接数字地；
所述第一振荡器的电源输出接口与第七高频继电器的第四端口连接，所述第一振荡器的第二电源输入接口与第七高频继电器的第五端口连接；
所述第二振荡器的电源输出接口与第七高频继电器的第二端口连接，所述第二振荡器的第二电源输入接口与第七高频继电器的第七端口连接；
所述第七高频继电器的第一端口接入所述供电电源，所述第七高频继电器的第八端口输入所述第四开关控制信号；
所述第七高频继电器的第六端口接入所述第二芯片供电电压，所述第七高频继电器的第三端口输出所述晶振信号。
10.一种测试机，包括测试头和测试板，其特征在于，设有如权利要求1至权利要求9任一项所述的时钟发生电路，所述时钟发生电路包括低频时钟信号输入模块、时钟信号转换模块和高频时钟信号输出模块，且时钟发生电路设于所述测试板处，所述低频时钟信号输入模块与设于所述测试头处的时钟信号生成模块连接；
所述时钟信号生成模块，用于产生低频时钟信号；
所述低频时钟信号输入模块，用于接入所述低频时钟信号；
所述时钟信号转换模块，用于将所述低频时钟信号转换为预设高频时钟信号；
所述高频时钟信号输出模块，用于将所述预设高频时钟信号提供给待测晶圆，以便所述测试机对所述待测晶圆进行测试。
技术总结