本发明涉及显示技术领域，尤其涉及一种用于显示面板的栅极驱动电路。
背景技术：
氧化铟镓锌(indiumgalliumzincoxide，igzo)由于具有高迁移率的优点，而被广泛使用于大尺寸主动式有机发光二极体(active-matrixorganiclight-emittingdiode，amoled)显示器。然而，由于氧化铟镓锌缺少稳定性，主动式有机发光二极体显示器必须使用补偿电路以保证显示器的亮度均匀性。
通常，补偿电路需要正脉冲波形及负脉冲波形。然而，现有产生负脉冲波形的栅极驱动电路仍缺乏稳定性。
技术实现要素：
本发明的目的在于提供一种栅极驱动电路，以提高负脉冲电路的稳定性。
为实现上述目的，本发明提供一种栅极驱动电路，包括多个级联的栅极驱动单元，其特征在于,所述栅极驱动单元包括:输入模块，所述输入模块连接时钟信号、前级级传信号及第一节点，用于在所述时钟信号的控制下，将所述前级级传信号输出至所述第一节点；第一输出模块，所述第一输出模块连接所述时钟信号及第二节点，用于在所述第二节点的电位控制下，输出本级级传信号；第二输出模块，所述第二输出模块连接所述时钟信号及所述第二节点，用于在所述第二节点的电位控制下，输出扫描信号；反馈模块，所述反馈模块连接所述时钟信号、所述第二节点及第一直流高电压，用于在所述第二节点的电位控制下，输出本级反馈信号；以及输出控制模块，所述输出控制模块连接下一级反馈信号、所述第一直流高电压、第二直流高电压、所述第一节点、所述第一输出模块及所述第二输出模块，用于在所述第一节点和所述下一级反馈信号的电位控制下，将所述扫描信号上拉至所述第一直流高电压的电位，且将所述本级级传信号上拉至所述第二直流高电压的电位。
在一些实施例中，所述栅极驱动单元还包括:反相模块，所述反相模块连接所述第一节点、所述第二节点、直流低电压及所述第一直流高电压，用于在所述第一节点的电位控制下，控制所述第二节点的电位；以及维持模块，所述维持模块连接所述直流低电压、所述第一节点及所述第二节点，用于在所述第二节点的电位控制下，维持所述第一节点的电位在所述直流低电压的电位。
在一些实施例中，所述输入模块包括第一晶体管，所述第一晶体管的栅极连接所述时钟信号，所述第一晶体管的源极连接所述前级级传信号，所述第一晶体管的漏极连接所述第一节点。
在一些实施例中，所述反相模块包括：第二晶体管，所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的源极连接所述直流低电压；第三晶体管，所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述直流低电压，所述第三晶体管的漏极连接所述第二节点；第四晶体管，所述第四晶体管的栅极和源极连接所述第一直流高电压，所述第四晶体管的漏极连接所述第二晶体管的漏极；以及第五晶体管，所述第五晶体管的栅极连接所述第二晶体管的漏极，所述第五晶体管的源极连接所述第一直流高电压，所述第五晶体管的漏极连接所述第二节点。
在一些实施例中，所述维持模块包括第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的源极连接所述直流低电压，所述第六晶体管的漏极连接所述第一节点。
在一些实施例中，所述第一输出模块包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的源极连接所述时钟信号，所述第七晶体管的漏极连接所述本级级传信号。
在一些实施例中，所述第二输出模块包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的源极连接所述时钟信号，所述第八晶体管的漏极连接所述扫描信号。
在一些实施例中，所述输出控制模块包括：第九晶体管，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的源极连接所述第二直流高电压，所述第九晶体管的漏极连接所述本级级传信号；以及第十晶体管，所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极连接所述第一直流高电压，所述第十晶体管的漏极连接所述扫描信号。
在一些实施例中，所述反馈模块包括：第十一晶体管，所述第十一晶体管的栅极连接所述第二节点，所述第十一晶体管的源极连接所述时钟信号，所述第十一晶体管的漏极连接本级反馈信号；以及第十二晶体管，所述第十二晶体管的栅极连接所述第一节点，所述第十二晶体管的源极连接所述第一直流高电压，所述第十二晶体管的漏极连接所述本级反馈信号。
在一些实施例中，所述栅极驱动单元还包括第一电容，所述第九晶体管的栅极及所述第十晶体管的栅极通过所述第一电容连接所述下一级反馈信号。
在一些实施例中，所述栅极驱动单元还包括第十三晶体管，所述第十三晶体管的栅极和源极连接复位信号，所述第十三晶体管的漏极连接所述第一节点。
为让本发明的特征以及技术内容能更明显易懂，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考用，并非用来对本发明加以限制。
附图说明
图1为根据本发明实施例的栅极驱动电路的功能框图；
图2为图1所示的栅极驱动单元的电路结构示意图；
图3为图2所示的栅极驱动单元的工作时序图。
具体实施方式
为了使本发明的目的、技术手段及其效果更加清楚明确，以下将结合附图对本发明作进一步地阐述。应当理解，此处所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。
请参考图1，其示出根据本发明实施例的栅极驱动电路的功能框图。栅极驱动电路1包括多个级联的栅极驱动单元20。每一级栅极驱动单元20均用于输出负脉冲波形的扫描信号g(n)及负脉冲波形的级传信号cout(n)。当栅极驱动电路1工作时，第一级栅极驱动单元20被起始信号stv所驱动。随后，其馀栅极驱动单元20依次被前一级栅极驱动单元20的级传信号cout(n)所驱动。
请参考图2，其示出图1所示的栅极驱动单元的电路结构示意图。栅极驱动单元20包括输入模块101、反相模块102、维持模块103、第一输出模块104、第二输出模块105、输出控制模块106及反馈模块107。在本实施例中，栅极驱动单元20为第n级栅极驱动单元，其中n为正整数。
如图2所示，输入模块101连接时钟信号ck、前级级传信号cout(n-1)及第一节点qb。输入模块101用于在时钟信号ck的控制下，将前级级传信号cout(n-1)输出至第一节点qb。输入模块101包括第一晶体管t1，第一晶体管t1的栅极连接时钟信号ck，第一晶体管t1的源极连接前级级传信号cout(n-1)，第一晶体管t1的漏极连接第一节点qb。
如图2所示，反相模块102连接第一节点qb、第二节点q、直流低电压vgl及第一直流高电压vgh1。反相模块102用于在第一节点qb的电位控制下，控制第二节点q的电位。反相模块102包括第二晶体管t2、第三晶体管t3、第四晶体管t4及第五晶体管t5。第二晶体管t2的栅极连接第一节点qb，第二晶体管t2的源极连接直流低电压vgl。第三晶体管t3的栅极连接第一节点qb，第三晶体管t3的源极连接直流低电压vgl，第三晶体管t3的漏极连接第二节点q。第四晶体管t4的栅极和源极连接第一直流高电压vgh1，第四晶体管t4的漏极连接第二晶体管t2的漏极。第五晶体管t5的栅极连接第二晶体管t2的漏极，第五晶体管t5的源极连接第一直流高电压vgh1，第五晶体管t5的漏极连接第二节点q。
如图2所示，维持模块103连接直流低电压vgl、第一节点qb及第二节点q。维持模块103用于在第二节点q的电位控制下，维持第一节点qb的电位在直流低电压vgl的电位。维持模块103包括第六晶体管t6，第六晶体管t6的栅极连接第二节点q，第六晶体管t6的源极连接直流低电压vgl，第六晶体管t6的漏极连接第一节点qb。
如图2所示，第一输出模块104连接时钟信号ck及第二节点q。第一输出模块104用于在第二节点q的电位控制下，输出本级级传信号cout(n)。第一输出模块104包括第七晶体管t7，第七晶体管t7的栅极连接第二节点q，第七晶体管t7的源极连接时钟信号ck，第七晶体管t7的漏极连接本级级传信号cout(n)。
如图2所示，第二输出模块105连接时钟信号ck及第二节点q。第二输出模块105用于在第二节点q的电位控制下，输出扫描信号g(n)。第二输出模块105包括第八晶体管t8，第八晶体管t8的栅极连接第二节点q，第八晶体管t8的源极连接时钟信号ck，第八晶体管t8的漏极连接扫描信号g(n)。
如图2所示，输出控制模块106连接下一级反馈信号cp(n 1)、第一直流高电压vgh1、第二直流高电压vgh2、第一节点qb、第一输出模块104及第二输出模块105。输出控制模块106用于在第一节点qb和下一级反馈信号cp(n 1)的电位控制下，将扫描信号g(n)上拉至第一直流高电压vgh1的电位，且将本级级传信号cout(n)上拉至第二直流高电压vgh2的电位。输出控制模块106包括第九晶体管t9和第十晶体管t10。第九晶体管t9的栅极连接第一节点qb，第九晶体管t9的源极连接第二直流高电压vgh2，第九晶体管t9的漏极连接本级级传信号cout(n)。第十晶体管t10的栅极连接第一节点qb，第十晶体管t10的源极连接第一直流高电压vgh1，第十晶体管t10的漏极连接扫描信号g(n)。
如图2所示，反馈模块107连接时钟信号ck、第二节点q及第一直流高电压vgh1。反馈模块107用于在第二节点q的电位控制下，输出本级反馈信号cp(n)。反馈模块107包括第十一晶体管t11和第十二晶体管t12。第十一晶体管t11的栅极连接第二节点q，第十一晶体管t11的源极连接时钟信号ck，第十一晶体管t11的漏极连接本级反馈信号cp(n)。第十二晶体管t12的栅极连接第一节点qb，第十二晶体管t12的源极连接第一直流高电压vgh1，第十二晶体管t12的漏极连接本级反馈信号cp(n)。
如图2所示，栅极驱动单元20还包括第一电容c1和第十三晶体管t13。第九晶体管t9的栅极及第十晶体管t10的栅极通过第一电容c1连接下一级反馈信号cp(n 1)。第十三晶体管t13的栅极和源极连接复位信号reset，第十三晶体管t13的漏极连接第一节点qb。
请参考图3，其示出图2所示的栅极驱动单元的工作时序图。当本级栅极驱动单元20进入阶段t1时，通过复位信号reset对所有级栅极驱动单元20的第一节点qb输出高电位。
当本级栅极驱动单元20进入阶段t2时，起始信号stv通过第一晶体管t1对第一节点qb(1)输入低电位；第二晶体管t2、第三晶体管t3、第九晶体管t9、第十晶体管t10及第十二晶体管t12关闭；第二节点q(1)经由反相模块102和第一直流高电压vgh1被拉到高电位；第六晶体管t6、第七晶体管t7、第八晶体管t8及第十一晶体管t11打开；时钟信号ck维持扫描信号g(1)和本级级传信号cout(1)在高电位状态。
当本级栅极驱动单元20进入阶段t3时，时钟信号ck由高电位变为低电位；第一晶体管t1关闭；第一节点qb(1)通过第六晶体管t6和直流低电压vgl维持在低电位状态；第二节点q(1)维持在高电位状态；时钟信号ck通过第七晶体管t7、第八晶体管t8和第十一晶体管t11分别向本级级传信号cout(1)、扫描信号g(1)和本级反馈信号cp(1)输出负脉冲波形。
当下一级栅极驱动单元20进入阶段t4时，时钟信号ck由低电位变为高电位；第一晶体管t1打开；第一节点qb(2)被前级级传信号cout(1)上拉到高电位；第二晶体管t2、第三晶体管t3、第九晶体管t9、第十晶体管t10和第十二晶体管t12打开；第二节点q(2)被直流低电压vgl下拉为低电位；本级级传信号cout(2)、扫描信号g(2)和本级反馈信号cp(2)被第一直流高电压vgh1和第二直流高电压vgh2拉为高电位。在此期间，第一节点qb(1)通过本级反馈信号cp(2)和第一电容c1被耦合到更高电位。
综上所述，由于本级级传信号cout(n)和本级反馈信号cp(n)分离，提高了本级级传信号cout(n)的稳定性。因此，确保栅极驱动单元在更大的阈值电压幅度(thresholdvoltagemargin)内维持第一节点qb在高电位状态，使得栅极驱动电路的稳定性提高。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
1.一种栅极驱动电路，包括多个级联的栅极驱动单元，其特征在于,所述栅极驱动单元包括:
输入模块，所述输入模块连接时钟信号、前级级传信号及第一节点，用于在所述时钟信号的控制下，将所述前级级传信号输出至所述第一节点；
第一输出模块，所述第一输出模块连接所述时钟信号及第二节点，用于在所述第二节点的电位控制下，输出本级级传信号；
第二输出模块，所述第二输出模块连接所述时钟信号及所述第二节点，用于在所述第二节点的电位控制下，输出扫描信号；
反馈模块，所述反馈模块连接所述时钟信号、所述第二节点及第一直流高电压，用于在所述第二节点的电位控制下，输出本级反馈信号；以及
输出控制模块，所述输出控制模块连接下一级反馈信号、所述第一直流高电压、第二直流高电压、所述第一节点、所述第一输出模块及所述第二输出模块，用于在所述第一节点和所述下一级反馈信号的电位控制下，将所述扫描信号上拉至所述第一直流高电压的电位，且将所述本级级传信号上拉至所述第二直流高电压的电位。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括:
反相模块，所述反相模块连接所述第一节点、所述第二节点、直流低电压及所述第一直流高电压，用于在所述第一节点的电位控制下，控制所述第二节点的电位；以及
维持模块，所述维持模块连接所述直流低电压、所述第一节点及所述第二节点，用于在所述第二节点的电位控制下，维持所述第一节点的电位在所述直流低电压的电位。
3.如权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极连接所述时钟信号，所述第一晶体管的源极连接所述前级级传信号，所述第一晶体管的漏极连接所述第一节点。
4.如权利要求2所述的栅极驱动电路，其特征在于，所述反相模块包括：
第二晶体管，所述第二晶体管的栅极连接所述第一节点，所述第二晶体管的源极连接所述直流低电压；
第三晶体管，所述第三晶体管的栅极连接所述第一节点，所述第三晶体管的源极连接所述直流低电压，所述第三晶体管的漏极连接所述第二节点；
第四晶体管，所述第四晶体管的栅极和源极连接所述第一直流高电压，所述第四晶体管的漏极连接所述第二晶体管的漏极；以及
第五晶体管，所述第五晶体管的栅极连接所述第二晶体管的漏极，所述第五晶体管的源极连接所述第一直流高电压，所述第五晶体管的漏极连接所述第二节点。
5.如权利要求2所述的栅极驱动电路，其特征在于，所述维持模块包括第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的源极连接所述直流低电压，所述第六晶体管的漏极连接所述第一节点。
6.如权利要求1所述的栅极驱动电路，其特征在于，所述第一输出模块包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的源极连接所述时钟信号，所述第七晶体管的漏极连接所述本级级传信号。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述第二输出模块包括第八晶体管，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的源极连接所述时钟信号，所述第八晶体管的漏极连接所述扫描信号。
8.如权利要求1所述的栅极驱动电路，其特征在于，所述输出控制模块包括：
第九晶体管，所述第九晶体管的栅极连接所述第一节点，所述第九晶体管的源极连接所述第二直流高电压，所述第九晶体管的漏极连接所述本级级传信号；以及
第十晶体管，所述第十晶体管的栅极连接所述第一节点，所述第十晶体管的源极连接所述第一直流高电压，所述第十晶体管的漏极连接所述扫描信号。
9.如权利要求1所述的栅极驱动电路，其特征在于，所述反馈模块包括：
第十一晶体管，所述第十一晶体管的栅极连接所述第二节点，所述第十一晶体管的源极连接所述时钟信号，所述第十一晶体管的漏极连接本级反馈信号；以及
第十二晶体管，所述第十二晶体管的栅极连接所述第一节点，所述第十二晶体管的源极连接所述第一直流高电压，所述第十二晶体管的漏极连接所述本级反馈信号。
10.如权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括第一电容，所述第九晶体管的栅极及所述第十晶体管的栅极通过所述第一电容连接所述下一级反馈信号。
11.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元还包括第十三晶体管，所述第十三晶体管的栅极和源极连接复位信号，所述第十三晶体管的漏极连接所述第一节点。
技术总结