本公开涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术：
随着显示技术的发展，高分辨率、窄边框的显示装置已成为显示领域的主流发展趋势之一。为此，在显示装置中采用阵列基板栅极驱动(gatedriveronarray，简称goa)电路，也即将显示装置中的栅极驱动电路直接集成在阵列基板的非显示区后形成的电路，其能代替阵列基板外接的驱动芯片，具有成本低、工序少、产能高等优点。
技术实现要素：
本公开实施例的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于增强栅极驱动电路的输入能力，从而提升显示装置的使用可靠性。
为了实现上述目的，本公开实施例提供如下技术方案：
本公开实施例的第一方面提供了一种移位寄存器单元。该移位寄存器单元包括第一输入输出单元和第二输入输出单元。第一输入输出单元包括第一上拉节点、第一下拉节点和第一下拉控制电路。第二输入输出单元包括第二上拉节点、第二下拉节点和第二下拉控制电路。第一输入输出单元还包括第一辅助输入电路。第一辅助输入电路与第一下拉控制电路连接，被配置为响应于显示控制信号和消隐控制信号，与第一上拉节点的电平共同控制第一下拉控制电路。第一下拉控制电路被配置为在第一上拉节点的电平和第一辅助输入电路的共同控制下，对第一下拉节点的电平进行控制。第二输入输出单元还包括第二辅助输入电路。第二辅助输入电路与第二下拉控制电路连接，被配置为响应于显示控制信号和消隐控制信号，与第二上拉节点的电平共同控制第二下拉控制电路。第二下拉控制电路被配置为在第二上拉节点的电平和第二辅助输入电路的控制下，对第二下拉节点的电平进行控制。
本公开在移位寄存器单元中增设了第一辅助输入电路和第二辅助输入电路。在显示输入时段，第一辅助输入电路响应于显示控制信号对第一下拉控制电路进行辅助控制，可以下拉第一下拉节点的电平，以控制第一下拉电路关断；第二辅助输入电路响应于显示控制信号对第二下拉控制电路进行辅助控制，可以下拉第二下拉节点的电平，以控制第二下拉电路关断。在消隐输入时段，第一辅助输入电路响应于消隐控制信号对第一下拉控制电路进行辅助控制，可以下拉第一下拉节点的电平，以控制第一下拉电路关断；第二辅助输入电路响应于消隐控制信号对第二下拉控制电路进行辅助控制，可以下拉第二下拉节点的电平，以控制第二下拉电路关断。如此，在显示输入阶段和消隐输入阶段，可以有效关断第一上拉节点和第二上拉节点向第二电压端漏电的通路，从而避免第一上拉节点和第二上拉节点因漏电而出现高电平写入异常的问题，有效提高了移位寄存器单元的输入能力，进而能够提高栅极驱动电路以及显示装置的使用可靠性。
在一些实施例中，第一下拉控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的控制极、第一极与第一电压端连接，第二极与第一辅助节点、第二晶体管的控制极连接。第二晶体管的第一极与第一电压端连接，第二极与第一下拉节点连接。第三晶体管的控制极与第一上拉节点连接，第一极与第一辅助节点连接，第二极与第二电压端连接。第四晶体管的控制极与第一上拉节点连接，第一极与第一下拉节点连接，第二极与第二电压端连接。第一辅助输入电路包括第五晶体管、第六晶体管和第七晶体管。第五晶体管的控制极与显示控制信号端连接，第一极与第一辅助节点连接，第二极与第二电压端连接。第六晶体管的控制极与第一时钟信号端连接，第一极与第一辅助节点连接，第二极与第七晶体管的第一极连接。第七晶体管的控制极与消隐上拉控制节点连接，第二极与第二电压端连接。
在一些实施例中，第二下拉控制电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管。第八晶体管的控制极、第一极与第三电压端连接，第二极与第二辅助节点、第九晶体管的控制极连接。第九晶体管的第一极与第三电压端连接，第二极与第二下拉节点连接。第十晶体管的控制极与第二上拉节点连接，第一极与第二辅助节点连接，第二极与第二电压端连接。第十一晶体管的控制极与第二上拉节点连接，第一极与第二下拉节点连接，第二极与第二电压端连接。第二辅助输入电路包括第十二晶体管、第十三晶体管和第十四晶体管。第十二晶体管的控制极与显示控制信号端连接，第一极与第二辅助节点连接，第二极与第二电压端连接。第十三晶体管的控制极与第一时钟信号端连接，第一极与第二辅助节点连接，第二极与第十四晶体管的第一极连接。第十四晶体管的控制极与消隐上拉控制节点连接，第二极与第二电压端连接。
在另一些实施例中，第一下拉控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的控制极、第一极与第一电压端连接，第二极与第一辅助节点、第二晶体管的控制极连接。第二晶体管的第一极与第一电压端连接，第二极与第一下拉节点连接。第三晶体管的控制极与第一上拉节点连接，第一极与第一辅助节点连接，第二极与第二电压端连接。第四晶体管的控制极与第一上拉节点连接，第一极与第一下拉节点连接，第二极与第二电压端连接。第二下拉控制电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管。第八晶体管的控制极、第一极与第三电压端连接，第二极与第二辅助节点、第九晶体管的控制极连接。第九晶体管的第一极与第三电压端连接，第二极与第二下拉节点连接。第十晶体管的控制极与第二上拉节点连接，第一极与第二辅助节点连接，第二极与第二电压端连接。第十一晶体管的控制极与第二上拉节点连接，第一极与第二下拉节点连接，第二极与第二电压端连接。
第一辅助输入电路包括第五晶体管、第六晶体管和第七晶体管。第五晶体管的控制极与显示控制信号端连接，第一极与第一辅助节点连接，第二极与第二电压端连接。第六晶体管的控制极与第一时钟信号端连接，第一极与第一辅助节点连接，第二极与第三辅助节点连接。第七晶体管的控制极与消隐上拉控制节点连接，第一极与第三辅助节点连接，第二极与第二电压端连接。
第二辅助输入电路包括第十二晶体管和第十四晶体管。第十二晶体管的控制极与显示控制信号端连接，第一极与第二辅助节点连接，第二极与第二电压端连接。第十四晶体管的控制极与消隐上拉控制节点连接，第一极与第三辅助节点连接，第二极与第二电压端连接。
在一些实施例中，所述第一输入输出单元还包括第三辅助输入电路。所述第二输入输出单元还包括第四辅助输入电路。第三辅助输入电路与第一下拉节点连接，被配置为响应于显示控制信号和消隐控制信号，对第一下拉节点的电平进行控制。第四辅助输入电路与第二下拉节点连接，被配置为响应于显示控制信号和消隐控制信号，对第二下拉节点的电平进行控制。
在一些实施例中，第三辅助输入电路包括第十五晶体管、第十六晶体管和第十七晶体管。第十五晶体管的控制极与显示控制信号端连接，第一极与第一下拉节点连接，第二极与第二电压端连接。第十六晶体管的控制极与第一时钟信号端连接，第一极与第一下拉节点连接，第二极与第十七晶体管的第一极连接。第十七晶体管的控制极与消隐上拉控制节点连接，第二极与第二电压端连接。
在一些实施例中，第四辅助输入电路包括第十八晶体管、第十九晶体管和第二十晶体管。第十八晶体管的控制极与显示控制信号端连接，第一极与第二下拉节点连接，第二极与第二电压端连接。第十九晶体管的控制极与第一时钟信号端连接，第一极与第二下拉节点连接，第二极与第二十晶体管的第一极连接。第二十晶体管的控制极与消隐上拉控制节点连接，第二极与第二电压端连接。
在另一些实施例中，第一辅助输入电路包括第三辅助节点。第三辅助输入电路包括第十五晶体管和第十七晶体管。第十五晶体管的控制极与显示控制信号端连接，第一极与第一下拉节点连接，第二极与第二电压端连接。第十七晶体管的控制极与消隐上拉控制节点连接，第一极与第三辅助节点连接，第二极与第二电压端连接。第四辅助输入电路包括第十八晶体管和第二十晶体管。第十八晶体管的控制极与显示控制信号端连接，第一极与第二下拉节点连接，第二极与第二电压端连接。第二十晶体管的控制极与消隐上拉控制节点连接，第一极与第三辅助节点连接，第二极与第二电压端连接。
在一些实施例中，移位寄存器单元还包括：消隐输入电路和显示输入电路。消隐输入电路与第一上拉节点、第二上拉节点分别连接，被配置为响应于消隐控制信号，对第一上拉节点和第二上拉节点进行充电。显示输入电路与第一上拉节点、第二上拉节点分别连接，被配置为响应于显示控制信号，对第一上拉节点和第二上拉节点进行充电。第一输入输出单元还包括第一输出端。第一输入输出单元被配置为在第一上拉节点的电平的控制下，将复合输出信号输出至第一输出端。第二输入输出单元还包括第二输出端。第二输入输出单元被配置为在第二上拉节点的电平的控制下，将复合输出信号输出至第二输出端。
在一些实施例中，所述移位寄存器单元还包括补偿选择电路。补偿选择电路与消隐输入电路连接，被配置为响应于补偿选择控制信号，将消隐控制信号输出至消隐输入电路。
基于上述移位寄存器单元的技术方案，本公开实施例的第二方面提供一种栅极驱动电路。所述栅极驱动电路包括多个级联的如上述技术方案所提供的移位寄存器单元。本公开实施例提供的栅极驱动电路所能实现的有益效果，与上述技术方案提供的移位寄存器单元所能达到的有益效果相同，在此不做赘述。
基于上述栅极驱动电路的技术方案，本公开实施例的第三方面提供一种显示装置。所述显示装置包括如上述技术方案所提供的栅极驱动电路，以及多个呈阵列排布的子像素单元。所述栅极驱动电路中每一个移位寄存器单元的第一输出端和第二输出端分别和不同行的子像素单元连接。
本公开实施例提供的显示装置所能实现的有益效果，与上述技术方案提供的栅极驱动电路所能达到的有益效果相同，在此不做赘述。
基于上述移位寄存器单元的技术方案，本公开实施例的第四方面提供一种移位寄存器单元的驱动方法。本公开实施例提供的移位寄存器单元的驱动方法所能实现的有益效果，与上述技术方案提供的移位寄存器单元所能达到的有益效果相同，在此不做赘述。
所述移位寄存器单元的驱动方法，包括：
在显示输入时段，响应于显示控制信号，显示输入电路对第一上拉节点和第二上拉节点进行充电；同时，第一辅助输入电路和第二辅助输入电路导通；第一下拉控制电路在第一上拉节点的电平和所述第一辅助输入电路的共同控制下，下拉第一下拉节点的电平，使第一下拉电路关断；第二下拉控制电路在第二上拉节点的电平和第二辅助输入电路的共同控制下，下拉第二下拉节点的电平，使第二下拉电路关断。
在消隐输入时段，响应于消隐控制信号，消隐输入电路对第一上拉节点和第二上拉节点进行充电；同时，第一辅助输入电路和第二辅助输入电路导通；第一下拉控制电路在第一上拉节点的电平和第一辅助输入电路的共同控制下，下拉第一下拉节点的电平，使第一下拉电路关断；第二下拉控制电路在第二上拉节点的电平和第二辅助输入电路的共同控制下，下拉第二下拉节点的电平，使第二下拉电路关断。
在一些实施例中，所述第一输入输出单元还包括第三辅助输入电路。所述第二输入输出单元还包括第四辅助输入电路。所述移位寄存器单元的驱动方法，还包括：
在显示输入时段，响应于显示控制信号，第三辅助输入电路直接下拉第一下拉节点的电平，使第一下拉电路关断；第四辅助输入电路直接下拉第二下拉节点的电平，使第二下拉电路关断。
在消隐输入时段，响应于消隐控制信号，第三辅助输入电路直接下拉第一下拉节点的电平，使第一下拉电路关断；第四辅助输入电路直接下拉第二下拉节点的电平，使第二下拉电路关断。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为相关技术中的一种移位寄存器单元的结构示意图；
图2为相关技术中的另一种移位寄存器单元的结构示意图；
图3为本公开实施例中的一种移位寄存器单元的结构示意图；
图4为本公开实施例中的另一种移位寄存器单元的结构示意图；
图5为本公开实施例中的又一种移位寄存器单元的结构示意图；
图6为本公开实施例中的又一种移位寄存器单元的结构示意图；
图7为本公开实施例中的又一种移位寄存器单元的结构示意图；
图8为本公开实施例中的又一种移位寄存器单元的结构示意图；
图9为本公开实施例中的一种栅极驱动电路的结构示意图；
图10为本公开实施例中的一种栅极驱动电路的驱动时序图；
图11为本公开实施例中的一种显示装置的结构示意图。
具体实施方式
为便于理解，下面结合说明书附图，对本公开实施例提供的移位寄存器单元、栅极驱动电路、显示装置及其驱动方法进行详细描述。
本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的连接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为n型晶体管，也可以为p型晶体管。在本公开实施例中，当采用n型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为n型晶体管为例进行的说明，即控制极的信号是高电平时，薄膜晶体管导通。可以想到，当采用p型晶体管时，需要相应调整驱动信号的时序变化。具体细节不在此赘述，但也应该在本发明的保护范围内。
目前，在有机发光二极管(organiclight-emittingdiode，简称oled)显示装置中，在对其各子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。如此，在进行所述外部补偿时，由移位寄存器单元单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对显示面板的逐行顺序补偿。
在此基础上，相关技术中提供了一种如图1和图2所示的移位寄存器单元。该移位寄存器单元包括补偿选择电路900、消隐输入电路100、显示输入电路200、第一输入输出单元310和第二输入输出单元320。第一输入输出单元310包括第一上拉节点q<n>和第一输出端op1，第二输入输出单元320包括第二上拉节点q<n 1>和第二输出端op2。第一输出端op1和第二输出端op2的结构相同或不同，均可。可选的，第一输出端op1包括移位信号输出端cr<n>和至少一个像素扫描信号输出端out<n>，以由移位信号输出端cr<n>和各像素扫描信号输出端out<n>输出复合输出信号。第二输出端op2包括至少两个像素扫描信号输出端out<n 1>，以由各像素扫描信号输出端out<n 1>输出复合输出信号。
补偿选择电路900与消隐输入电路100连接，被配置为响应于补偿选择控制信号，将消隐控制信号输出至消隐输入电路100。
示例的，补偿选择电路900包括第二十一晶体管m21和第一电容c1。第二十一晶体管m21的控制极与补偿选择控制信号端oe连接，第一极与显示控制信号端cr<n-4>连接，第二极与消隐输入电路100的消隐上拉控制节点h<n>连接。第一电容c1的第一极与消隐上拉控制节点h<n>连接，第二极与第二电压端vgl1连接。在一帧的显示时段，补偿选择电路900响应于补偿选择控制信号，可以对消隐上拉控制节点h<n>进行充电。
此处，消隐控制信号包括消隐上拉控制信号。
消隐输入电路100与第一上拉节点q<n>、第二上拉节点q<n 1>分别连接，被配置为响应于消隐控制信号，对第一上拉节点q<n>和第二上拉节点q<n 1>进行充电。
示例的，消隐输入电路100包括第二十二晶体管m22、第二十三晶体管m23和第二十四晶体管m24。第二十二晶体管m22的控制极与消隐上拉控制节点h<n>连接，第一极与第一时钟信号端clka连接，第二极与消隐上拉节点t<n>连接。第二十三晶体管m23的控制极与第一时钟信号端clka连接，第一极与消隐上拉节点t<n>连接，第二极与第一上拉节点q<n>连接。第二十四晶体管m24的控制极与第一时钟信号端clka连接，第一极与消隐上拉节点t<n>连接，第二极与第二上拉节点q<n 1>连接。
消隐输入电路100采用如上结构，消隐控制信号还包括第一时钟信号端clka提供的第一时钟信号。
显示输入电路200与第一上拉节点q<n>、第二上拉节点q<n 1>分别连接，被配置为响应于显示控制信号，对第一上拉节点q<n>和第二上拉节点q<n 1>进行充电。
示例的，显示输入电路200包括第二十五晶体管m25和第二十六晶体管m26。第二十五晶体管m25的控制极和第一极分别与显示控制信号端cr<n-4>连接，第二极与第一上拉节点q<n>连接。第二十六晶体管m26的控制极和第一极分别与显示控制信号端cr<n-4>连接，第二极与第二上拉节点q<n 1>连接。
第一输入输出单元310被配置为在第一上拉节点q<n>的电平的控制下，将复合输出信号输出至第一输出端op1。例如，在一帧的显示时段，第一输入输出单元310可以输出扫描驱动信号，该扫描驱动信号可以驱动显示面板中的某一行子像素单元进行扫描显示。又例如，在一帧的消隐时段，第一输入输出单元310可以输出感测驱动信号，该感测驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
第二输入输出单元320被配置为在第二上拉节点q<n 1>的电平的控制下，将复合输出信号输出至第二输出端op2。例如，在一帧的显示时段，第二输入输出单元320可以输出扫描驱动信号，该扫描驱动信号可以驱动显示面板中的某一行子像素单元进行扫描显示。又例如，在一帧的消隐时段，第二输入输出单元320可以输出感测驱动信号，该感测驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
示例的，上述第一输入输出单元310的结构如图2中的(a)所示，第二输入输出单元320的结构如图2中的(b)所示。
第一输入输出单元310还包括第一下拉节点qb_a<n>、第一输出电路301、第一下拉控制电路401、第一下拉电路501、第一显示复位电路601和第一全局复位电路701。第一输出电路300与至少一个时钟信号端连接，被配置为在第一上拉节点q<n>的电平的控制下，将复合输出信号输出至第一输出端op1。第一下拉控制电路401与第一电压端vdd_a、第二电压端vdl1连接，被配置为在第一上拉节点q<n>的电平的控制下，对第一下拉节点qb_a<n>的电平进行控制。第一下拉电路501和第二电压端vgl1、第四电压端vgl2连接，被配置为在第一下拉节点qb_a<n>的电平的控制下，对第一上拉节点q<n>和第一输出端op1进行下拉复位。第一显示复位电路601与显示复位信号端cr<n 8>、第二电压端vdl1连接，被配置为响应于显示复位信号对第一上拉节点q<n>进行复位。第一全局复位电路701与全局复位信号端trst、第二电压端vgl1连接，被配置为响应于全局复位信号对第一上拉节点q<n>进行复位。
第二输入输出单元320还包括第二下拉节点qb_b<n>、第二输出电路302、第二下拉控制电路402、第二下拉电路502、第二显示复位电路602和第二全局复位电路702。第二输出电路302与至少一个时钟信号端连接，被配置为在第二上拉节点q<n 1>的电平的控制下，将复合输出信号输出至第二输出端op2。第二下拉控制电路402与第三电压端vdd_b、第二电压端vdl1连接，被配置为在第二上拉节点q<n 1>的电平的控制下，对第二下拉节点qb_b<n>的电平进行控制。第二下拉电路502和第二电压端vgl1、第四电压端vgl2连接，被配置为在第二下拉节点qb_b<n>的电平的控制下，对第二上拉节点q<n 1>和第二输出端op2进行下拉复位。第二显示复位电路602与显示复位信号端cr<n 8>、第二电压端vdl1连接，被配置为响应于显示复位信号对第二上拉节点q<n 1>进行复位。第二全局复位电路701与全局复位信号端trst、第二电压端vgl1连接，被配置为响应于全局复位信号对第二上拉节点q<n 1>进行复位。
需要说明的是，在本公开实施例中，第二电压端vgl1和第四电压端vgl2输入的低电平信号可以相同，即可以将上述两个电压端连接到同一根信号线以接收相同的低电平信号；或者，上述两个电压端可以分别连接到不同的信号线以分别接收不同的低电平信号。本公开实施例对此不作限定。此外，消隐输入电路100中的“消隐”仅是表示其和消隐时段有关，而并不限定其仅工作在消隐时段中。
然而，第一电压端vdd_a和第三电压端vdd_b中的一者恒为高电平，该高电平会控制第一下拉节点qb_a<n>和第二下拉节点qb_b<n>为高电位，以使得第一下拉电路501导通对第一上拉节点q<n>进行降噪，第二下拉电路502导通对第二上拉节点q<n 1>进行降噪。但是，当显示控制信号或消隐控制信号为高电平并写入第一上拉节点q<n>以及第二上拉节点q<n 1>时，第一电压端vdd_a或第三电压端vdd_b提供的高电平容易成为阻止第一上拉节点q<n>和第二上拉节点q<n 1>写入高电平的信号，导致出现第一上拉节点q<n>和第二上拉节点q<n 1>写入高电平异常的情况，从而导致移位寄存器单元，也即其所在栅极驱动电路的输入能力不良。
基于此，本公开实施例提供了一种移位寄存器单元。如图3所示，在该移位寄存器单元中，第一输入输出单元310还包括第一辅助输入电路801。第二输入输出单元320还包括第二辅助输入电路802。
第一辅助输入电路801与第一下拉控制电路401连接，被配置为响应于显示控制信号(例如显示控制信号端cr<n-4>提供的显示控制信号)和消隐控制信号(例如消隐上拉控制节点h<n>提供的消隐上拉控制信号，以及第一时钟信号端clka提供的第一时钟信号)，与第一上拉节点q<n>的电平共同控制第一下拉控制电路401。第一下拉控制电路401被配置为在第一上拉节点q<n>的电平和第一辅助输入电路801的共同控制下，对第一下拉节点qb_a<n>的电平进行控制。
第二辅助输入电路802与第二下拉控制电路402连接，被配置为响应于显示控制信号和消隐控制信号，与第二上拉节点q<n 1>的电平共同控制第二下拉控制电路402。第二下拉控制电路402被配置为在第二上拉节点q<n 1>的电平和第二辅助输入电路802的控制下，对第二下拉节点qb_b<n>的电平进行控制。
本公开实施例在移位寄存器单元中增设了第一辅助输入电路801和第二辅助输入电路802。由此：
在显示输入时段，第一辅助输入电路801响应于显示控制信号对第一下拉控制电路401进行辅助控制，可以下拉第一下拉节点qb_a<n>的电平，以控制第一下拉电路501关断；第二辅助输入电路802响应于显示控制信号对第二下拉控制电路402进行辅助控制，可以下拉第二下拉节点qb_b<n>的电平，以控制第二下拉电路502关断。
在消隐输入时段，第一辅助输入电路801响应于消隐控制信号对第一下拉控制电路401进行辅助控制，可以下拉第一下拉节点qb_a<n>的电平，以控制第一下拉电路501关断；第二辅助输入电路802响应于消隐控制信号对第二下拉控制电路402进行辅助控制，可以下拉第二下拉节点qb_b<n>的电平，以控制第二下拉电路502关断。如此，在显示输入阶段和消隐输入阶段，可以有效关断第一上拉节点q<n>和第二上拉节点q<n 1>向第二电压端vgl1漏电的通路(因第一电压端vdd_a或第三电压端vdd_b提供的高电平导致的)，从而避免第一上拉节点q<n>和第二上拉节点q<n 1>因漏电而出现高电平写入异常的问题，有效提高了移位寄存器单元的输入能力，进而能够提高栅极驱动电路以及显示装置的使用可靠性。
第一下拉控制电路401和第二下拉控制电路402的结构，可以根据实际需求选择设置。
在一些实施例中，如图4和图5所示，第一下拉控制电路401包括第一晶体管m1、第二晶体管m2、第三晶体管m3和第四晶体管m4。第一晶体管m1的控制极、第一极与第一电压端vdd_a连接，第二极与第一辅助节点p1<n>、第二晶体管m2的控制极连接。第二晶体管m2的第一极与第一电压端vdd_a连接，第二极与第一下拉节点qb_a<n>连接。第三晶体管m3的控制极与第一上拉节点q<n>连接，第一极与第一辅助节点p1<n>连接，第二极与第二电压端vgl1连接。第四晶体管m4的控制极与第一上拉节点q<n>连接，第一极与第一下拉节点qb_a<n>连接，第二极与第二电压端vgl1连接。
第二下拉控制电路402包括第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11。第八晶体管m8的控制极、第一极与第三电压端vdd_b连接，第二极与第二辅助节点p2<n>、第九晶体管m9的控制极连接。第九晶体管m9的第一极与第三电压端vdd_b连接，第二极与第二下拉节点qb_b<n>连接。第十晶体管m10的控制极与第二上拉节点q<n 1>连接，第一极与第二辅助节点p2<n>连接，第二极与第二电压端vgl1连接。第十一晶体管m11的控制极与第二上拉节点q<n 1>连接，第一极与第二下拉节点qb_b<n>连接，第二极与第二电压端vgl1连接。
第一辅助输入电路801与第一下拉控制电路401连接，用于辅助控制第一下拉控制电路401。第二辅助输入电路802与第二下拉控制电路402连接，用于辅助控制第二下拉控制电路402。第一辅助输入电路801和第二辅助输入电路802的结构，与第一下拉控制电路401和第二下拉控制电路402的结构相关，具体可以根据实际需求选择设置。
在一些实施例中，如图4所示，第一辅助输入电路801包括第五晶体管m5、第六晶体管m6和第七晶体管m7。第五晶体管m5的控制极与显示控制信号端cr<n-4>连接，第一极与第一辅助节点p1<n>连接，第二极与第二电压端vgl1连接。第六晶体管m6的控制极与第一时钟信号端clka连接，第一极与第一辅助节点p1<n>连接，第二极与第七晶体管m7的第一极连接。第七晶体管m7的控制极与消隐上拉控制节点h<n>连接，第二极与第二电压端vgl1连接。
请继续参阅图4，第二辅助输入电路802包括第十二晶体管m12、第十三晶体管m13和第十四晶体管m14。第十二晶体管m12的控制极与显示控制信号端cr<n-4>连接，第一极与第二辅助节点p2<n>连接，第二极与第二电压端vgl1连接。第十三晶体管m13的控制极与第一时钟信号端clka连接，第一极与第二辅助节点p2<n>连接，第二极与第十四晶体管m14的第一极连接。第十四晶体管m14的控制极与消隐上拉控制节点h<n>连接，第二极与第二电压端vgl1连接。
在另一些实施例中，如图5所示，第一辅助输入电路801包括第五晶体管m5、第六晶体管m6和第七晶体管m7。第五晶体管m5的控制极与显示控制信号端cr<n-4>连接，第一极与第一辅助节点p1<n>连接，第二极与第二电压端vgl1连接。第六晶体管m6的控制极与第一时钟信号端clka连接，第一极与第一辅助节点p1<n>连接，第二极与第三辅助节点p3<n>连接。第七晶体管m7的控制极与消隐上拉控制节点h<n>连接，第一极与第三辅助节点p3<n>连接，第二极与第二电压端vgl1连接。
第二辅助输入电路802包括第十二晶体管m12和第十四晶体管m14。第十二晶体管m12的控制极与显示控制信号端cr<n-4>连接，第一极与第二辅助节点p2<n>连接，第二极与第二电压端vgl1连接。第十四晶体管m14的控制极与消隐上拉控制节点h<n>连接，第一极与第三辅助节点p3<n>连接，第二极与第二电压端vgl1连接。
以上仅是示意性的给出了第一辅助输入电路801和第二辅助输入电路802的两种结构，当然并不仅限于此。
在一些实施例中，请参阅图6、图7和图8，第一输入输出单元310还包括第三辅助输入电路803。第二输入输出单元320还包括第四辅助输入电路804。第三辅助输入电路803与第一下拉节点qb_a<n>连接，被配置为响应于显示控制信号和消隐控制信号，对第一下拉节点qb_a<n>的电平进行控制。第四辅助输入电路804与第二下拉节点qb_b<n>连接，被配置为响应于显示控制信号和消隐控制信号，对第二下拉节点qb_b<n>的电平进行控制。
如此，在显示输入时段，第三辅助输入电路803响应于显示控制信号可以直接下拉第一下拉节点qb_a<n>的电平，以控制第一下拉电路501关断。第四辅助输入电路804响应于显示控制信号可以直接下拉第二下拉节点qb_b<n>的电平，以控制第二下拉电路502关断。在消隐输入时段，第三辅助输入电路803响应于消隐控制信号可以直接下拉第一下拉节点qb_a<n>的电平，以控制第一下拉电路501关断。第四辅助输入电路804响应于消隐控制信号可以直接下拉第二下拉节点qb_b<n>的电平，以控制第二下拉电路502关断。如此，在显示输入阶段和消隐输入阶段，能够进一步确保第一上拉节点q<n>和第二上拉节点q<n 1>向第二电压端vgl1漏电的通路被有效关断(因第一电压端vdd_a或第三电压端vdd_b提供恒定高电平导致的)，以避免第一上拉节点q<n>和第二上拉节点q<n 1>因漏电而出现高电平写入异常的问题，进一步提高移位寄存器单元的输入能力。
示例性的，如图7所示，第三辅助输入电路803包括第十五晶体管m15、第十六晶体管m16和第十七晶体管m17。第十五晶体管m15的控制极与显示控制信号端cr<n-4>连接，第一极与第一下拉节点qb_a<n>连接，第二极与第二电压端vgl1连接。第十六晶体管m16的控制极与第一时钟信号端clka连接，第一极与第一下拉节点qb_a<n>连接，第二极与第十七晶体管m17的第一极连接。第十七晶体管m17的控制极与消隐上拉控制节点h<n>连接，第二极与第二电压端vgl1连接。
第四辅助输入电路804包括第十八晶体管m18、第十九晶体管m19和第二十晶体管m20。第十八晶体管m18的控制极与显示控制信号端cr<n-4>连接，第一极与第二下拉节点qb_b<n>连接，第二极与第二电压端vgl1连接。第十九晶体管m19的控制极与第一时钟信号端clka连接，第一极与第二下拉节点qb_b<n>连接，第二极与第二十晶体管m20的第一极连接。第二十晶体管m20的控制极与消隐上拉控制节点h<n>连接，第二极与第二电压端vgl1连接。
示例性的，如图8所示，在第一辅助输入电路801包括第三辅助节点p3<n>的情况下，第三辅助输入电路803包括第十五晶体管m15和第十七晶体管m17。第十五晶体管m15的控制极与显示控制信号端cr<n-4>连接，第一极与第一下拉节点qb_a<n>连接，第二极与第二电压端vgl1连接。第十七晶体管m17的控制极与消隐上拉控制节点h<n>连接，第一极与第三辅助节点p3<n>连接，第二极与第二电压端vgl1连接。第四辅助输入电路804包括第十八晶体管m18和第二十晶体管m20。第十八晶体管m18的控制极与显示控制信号端cr<n-4>连接，第一极与第二下拉节点qb_b<n>连接，第二极与第二电压端vgl1连接。第二十晶体管m20的控制极与消隐上拉控制节点h<n>连接，第一极与第三辅助节点p3<n>连接，第二极与第二电压端vgl1连接。
在本公开实施例提供的移位寄存器单元中，第一下拉电路501、第二下拉电路502、第一输出电路301、第二输出电路302、第一显示复位电路601、第一全局复位电路701、第二显示复位电路602和第二全局复位电路702的结构，可以根据实际需求选择设置。
示例性的，请参阅图4、图5、图7和图8，第一输出电路301包括第三十五晶体管m35、第三十六晶体管m36、第三十七晶体管m37、第二电容c2和第三电容c3。第一下拉电路501包括第二十七晶体管m27、第二十八晶体管m28、第二十九晶体管m29、第三十晶体管m30、第三十一晶体管m31、第三十二晶体管m32、第三十三晶体管m33和第三十四晶体管m34。
第一输出电路301中，第三十五晶体管m35的控制极、第三十六晶体管m36的控制极和第三十七晶体管m37的控制极分别与第一上拉节点q<n>连接。第三十五晶体管m35的第一极与第二时钟信号端clkb_n连接，第二极与移位信号输出端cr<n>连接。第三十六晶体管m36的第一极与第三时钟信号端clkc_n连接，第二极与第一像素扫描信号输出端out1<n>连接。第三十七晶体管m37的第一极与第四时钟信号端clkd_n连接，第二极与第二像素扫描信号输出端out2<n>连接。第二电容c2的第一极与第三十六晶体管m36的控制极连接，第二极与第一像素扫描信号输出端out1<n>连接。第三电容c3的第一极与第三十七晶体管m37的控制极连接，第二极与第二像素扫描信号输出端out2<n>连接。
第一下拉电路501中，第二十七晶体管m27的控制极、第三十晶体管m30的控制极、第三十二晶体管m32的控制极和第三十四晶体管m34的控制极分别与第二下拉节点qb_b<n>连接。第二十八晶体管m28的控制极、第二十九晶体管m29的控制极、第三十一晶体管m31的控制极和第三十三晶体管m33的控制极分别与第一下拉节点qb_a<n>连接。第二十七晶体管m27的第一极和第二十八晶体管m28的第一极分别与第一上拉节点q<n>连接。第二十七晶体管m27的第二极、第二十八晶体管m28的第二极、第二十九晶体管m29的第二极和第三十晶体管m30的第二极分别与第二电压端vgl1连接。第二十九晶体管m29的第一极和第三十晶体管m30的第一极分别与移位信号输出端cr<n>连接。第三十一晶体管m31的第一极和第三十二晶体管m32的第一极分别与第一像素扫描信号输出端out1<n>连接。第三十三晶体管m33的第一极和第三十四晶体管m34的第一极分别与第二像素扫描信号输出端out2<n>连接。第三十一晶体管m31的第二极、第三十二晶体管m32的第二极、第三十三晶体管m33的第二极和第三十四晶体管m34的第二极分别与第四电压端vgl2连接。
请继续参阅图4、图5、图7和图8，第二输出电路302包括第四十六晶体管m46、第四十七晶体管m47、第四电容c4和第五电容c5。第二下拉电路502包括第四十晶体管m40、第四十一晶体管m41、第四十二晶体管m42、第四十三晶体管m43、第四十四晶体管m44和第四十五晶体管m45。
第二输出电路302中，第四十六晶体管m46的控制极和四十七晶体管m47的控制极分别与第二上拉节点q<n 1>连接。第四十六晶体管m46的第一极与第五时钟信号端clke_n连接，第二极与第三像素扫描信号输出端out1<n 1>连接。四十七晶体管m47的第一极与第六时钟信号端clkf_n连接，第二极与第四像素扫描信号输出端out2<n 1>连接。第四电容c4的第一极与第四十六晶体管m46的控制极连接，第二极与第三像素扫描信号输出端out1<n 1>连接。第五电容c5的第一极与第四十七晶体管m47的控制极连接，第二极与第四像素扫描信号输出端out2<n 1>连接。
第二下拉电路502中，第四十晶体管m40的控制极、第四十三晶体管的控制极和第四十五晶体管m45的控制极分别与第一下拉节点qb_a<n>连接。第四十一晶体管m41的控制极、第四十二晶体管m42的控制极和第四十四晶体管m44的控制极分别与第二下拉节点qb_b<n>连接。第四十晶体管m40的第一极和第四十一晶体管m41的第一极分别与第二上拉节点q<n 1>连接。第四十晶体管m40的第二极和第四十一晶体管m41的第二极分别与第二电压端vgl1连接。第四十二晶体管m42的第一极和第四十三晶体管m43的第一极分别与第三像素扫描信号输出端out1<n 1>连接。第四十四晶体管m44的第一极和第四十五晶体管m45的第一极分别与第四像素扫描信号输出端out2<n 1>连接。第四十二晶体管m42的第二极、第四十三晶体管m43的第二极、第四十四晶体管m44的第二极和和第四十五晶体管m45的第二极分别与第四电压端vgl2连接。
请继续参阅图4、图5、图7和图8，第一显示复位电路601包括第三十八晶体管m38。第一全局复位电路701包括第三十九晶体管m39。第二显示复位电路602包括第四十八晶体管m48。第二全局复位电路702包括第四十九晶体管m49。
第三十八晶体管m38的控制极和第四十八晶体管m48的控制极分别与显示复位信号端cr<n 8>连接。第三十九晶体管m39的控制极和第四十九晶体管m49的控制极分别与全局复位信号端trst连接。第三十八晶体管m38的第一极和第三十九晶体管m39的第一极分别与第一上拉节点q<n>连接。第四十八晶体管m48的第一极和第四十九晶体管m49的第一极分别与第二上拉节点q<n 1>连接。第三十八晶体管m38的第二极、第三十九晶体管m39的第二极、第四十八晶体管m48的第二极和第四十九晶体管m49的第二极分别与第二电压端vgl1连接。
需要说明的是，上述一些实施例对移位寄存器单元中各电路的结构进行了示例说明。然而上述示例并不能限制本公开的保护范围。在实际应用中，本领域技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的发明原理，对此不再赘述。
基于上述移位寄存器单元的技术方案，本公开实施例提供一种栅极驱动电路。所述栅极驱动电路包括多个级联的如上一些实施例所述的移位寄存器单元。本公开实施例提供的栅极驱动电路所能实现的有益效果，与上述移位寄存器单元所能达到的有益效果相同，在此不做赘述。
示例性的，如图9和图10所示，该栅极驱动电路100包括多个级联的移位寄存器单元101，所述移位寄存器单元101采用本公开实施例提供的移位寄存器单元的结构或其变型。栅极驱动电路100中每一个移位寄存器单元101的第一输出端op1和第二输出端op2分别和不同行的子像素单元10连接。例如图9的栅极驱动电路中，其a1～a6一一对应的与第一行～第六行的子像素单元连接。
此外，该栅极驱动电路100中时钟信号线的数量，可以根据实际需求选择设置，以能为各移位寄存器单元101中的第一时钟信号端至第五时钟信号端提供时钟信号为限。
由于每级移位寄存器单元101输出的移位信号cr，能够作为与其级联的某一级或几级移位寄存器单元的控制信号使用，因此，在本公开一些实施例中，移位寄存器单元101连接的显示控制信号端cr<n-4>、显示复位信号端cr<n 8>等，可以由其对应的移位寄存器单元101输出的移位信号cr提供控制信号。本公开实施例对此不作限定。
需要说明的是，图9中所示的移位寄存器单元的级联关系仅是一种示例。根据本公开实施例的描述，还可以根据实际情况采用其它级联方式。
本公开实施例还提供一种显示装置。如图11所示，所述显示装置1000包括如上的栅极驱动电路100，以及多个呈阵列排布的子像素单元10。栅极驱动电路100中每一个移位寄存器单元101的第一输出端op1和第二输出端op2分别和不同行的子像素单元10连接。本公开实施例提供的显示装置所能实现的有益效果，与上述栅极驱动电路所能达到的有益效果相同，在此不做赘述。
在一些实施例中，显示装置1000为显示面板、显示器、电视机、手机、平板电脑、笔记本电脑、电子纸、数码相框或导航仪等具有显示功能的产品或部件。
基于前述的移位寄存器单元，本公开实施例还提供了一种移位寄存器单元的驱动方法。本公开实施例提供的移位寄存器单元的驱动方法所能实现的有益效果，与上述移位寄存器单元所能达到的有益效果相同，在此不做赘述。
在一些实施例中，移位寄存器单元的结构如图3～图5所示。所述移位寄存器单元的驱动方法，包括：
在显示输入时段，响应于显示控制信号，显示输入电路200对第一上拉节点q<n>和第二上拉节点q<n 1>进行充电；同时，第一辅助输入电路801和第二辅助输入电路802导通。第一下拉控制电路401在第一上拉节点q<n>的电平和第一辅助输入电路801的共同控制下，下拉第一下拉节点qb_a<n>的电平，使第一下拉电路501关断。第二下拉控制电路402在第二上拉节点q<n 1>的电平和第二辅助输入电路802的共同控制下，下拉第二下拉节点qb_b<n>的电平，使第二下拉电路502关断。
在消隐输入时段，响应于消隐控制信号，消隐输入电路100对第一上拉节点q<n>和第二上拉节点q<n 1>进行充电；同时，第一辅助输入电路801和第二辅助输入电路802导通。第一下拉控制电路401在第一上拉节点q<n>的电平和第一辅助输入电路801的共同控制下，下拉第一下拉节点qb_a<n>的电平，使第一下拉电路501关断。第二下拉控制电路402在第二上拉节点q<n 1>的电平和第二辅助输入电路802的共同控制下，下拉第二下拉节点qb_b<n>的电平，使第二下拉电路502关断。
在另一些实施例中，移位寄存器单元的结构如图6～图8所示。也即，第三辅助输入电路803与第一下拉节点qb_a<n>连接，第四辅助输入电路804与所述第二下拉节点qb_b<n>连接。在上述驱动方法的基础上，所述移位寄存器单元的驱动方法，还包括：
在显示输入时段，响应于显示控制信号，第三辅助输入电路803直接下拉第一下拉节点qb_a<n>的电平，使第一下拉电路501关断；第四辅助输入电路804直接下拉第二下拉节点qb_b<n>的电平，使第二下拉电路502关断。
在消隐输入时段，响应于消隐控制信号，第三辅助输入电路803直接下拉第一下拉节点qb_a<n>的电平，使第一下拉电路501关断；第四辅助输入电路804直接下拉第二下拉节点qb_b<n>的电平，使第二下拉电路502关断。
为了清楚说明上述移位寄存器单元的驱动方法，以下以图7所示的移位寄存器单元为例进行详述。
在本公开实施例中，移位寄存器单元的结构如图7所示。示例的，该移位寄存器单元用于驱动显示装置中第十一行和第十二行的子像素单元，也即图7中所示的各脚标n为11，其对应的驱动时序图如图8所示。
一帧时间1f包括显示时段t1和消隐时段t2。
显示时段t1：
第一阶段(输入阶段)，显示控制信号端cr<7>输入高电平，控制显示输入电路200中的第二十五晶体管m25和第二十六晶体管m26导通，控制第一辅助输入电路801中的第五晶体管m5和第三辅助输入电路803中的第十五晶体管m15导通，以及控制第二辅助输入电路802中的第十二晶体管m12和第四辅助输入电路804中的第十八晶体管m18导通。
第一上拉节点q<11>和第二上拉节点q<12>写入高电平并保持为高电位。第一辅助输入电路801中的第五晶体管m5导通，拉低第一辅助节点p1<11>的电位，控制第一下拉控制电路401中的第二晶体管m2关断，确保第一电压端vdd_a提供的高电平不会被传输至第一下拉节点qb_a<11>。第二辅助输入电路802中的第十二晶体管m12导通，拉低第二辅助节点p2<11>的电位，控制第二下拉控制电路402中的第九晶体管m9关断，确保第三电压端vdd_b提供的高电平不会被传输至第二下拉节点qb_b<11>。
同时，第三辅助输入电路803中的第十五晶体管m15拉低第一下拉节点qb_a<11>的电位，第四辅助输入电路804中的第十八晶体管m18拉低第二下拉节点qb_b<11>的电位，控制第一下拉电路501中的第二十七晶体管m27和第二十八晶体管m28关断，控制第二下拉电路502中的第四十晶体管m40和第四十一晶体管m41关断。从而关断第一上拉节点q<11>和第二上拉节点q<12>向第二电压端vgl1漏电的通路。
此外，第二时钟信号端clkb_11、第三时钟信号端clkc_11、第四时钟信号端clkd_11、第五时钟信号端clke_11和第六时钟信号端clkf_11输入低电平，第一输出电路301和第二输出电路302输出低电平。
第二阶段，第二时钟信号端clkb_11、第三时钟信号端clkc_11和第四时钟信号端clkd_11输入高电平，第一时钟信号端clka、显示控制信号端cr<7>、补偿选择控制信号端oe和全局复位信号端trst输入低电平，第一电压端vdd_a和第三电压端vdd_b始终保持一个高电平或者其中一个在工作状态。
此时，第一上拉节点q<11>因为第二电容c2和第三电容c3的存在保持在高电位，控制第一输出电路301中的第三十五晶体管m35、第三十六晶体管m36和第三十七晶体管m37导通。移位信号输出端cr<11>、第一像素扫描信号输出端out1<11>和第二像素扫描信号输出端out2<11>输出高电平。
第三阶段，第五时钟信号端clke_11和第六时钟信号端clkf_11输入高电平。第一时钟信号端clka、显示控制信号端cr<7>、补偿选择控制信号端oe和全局复位信号端trst输入低电平，第一电压端vdd_a和第三电压端vdd_b始终保持一个高电平或者其中一个在工作状态。
此时，第二上拉节点q<12>因为第四电容c4和第五电容c5的存在保持在高电位，控制第二输出电路302中的第四十六晶体管m46和第四十七晶体管m47导通。第五时钟信号端clke_11和第六时钟信号端clkf_11输入的高电平，还可以使得第二上拉节点q<12>自举进一步提高电位。第三像素扫描信号输出端out1<12>和第四像素扫描信号输出端out2<12>输出高电平。
第四阶段，第一时钟信号端clka、显示控制信号端cr<7>、第二时钟信号端clkb_11、第三时钟信号端clkc_11和第四时钟信号端clkd_11输入低电平。第一电压端vdd_a和第三电压端vdd_b始终保持一个高电平或者其中一个在工作状态。
此时，第一上拉节点q<11>因为第二电容c2和第三电容c3的存在保持在高电位，控制第一输出电路301中的第三十五晶体管m35、第三十六晶体管m36和第三十七晶体管m37导通。移位信号输出端cr<11>、第一像素扫描信号输出端out1<11>和第二像素扫描信号输出端out2<11>输出低电平。
第五阶段，第一时钟信号端clka、显示控制信号端cr<7>、第五时钟信号端clke_11和第六时钟信号端clkf_11输入低电平。第一电压端vdd_a和第三电压端vdd_b始终保持一个高电平或者其中一个在工作状态。
此时，第二上拉节点q<12>因为第四电容c4和第五电容c5的存在保持在高电位，控制第二输出电路302中的第四十六晶体管m46和第四十七晶体管m47导通。第三像素扫描信号输出端out1<12>和第四像素扫描信号输出端out2<12>输出低电平。
第六阶段，显示复位信号端cr<n 8>输入高电平，控制第一显示复位电路601中的第三十八晶体管m38导通，对第一上拉节点q<11>进行复位；以及，控制第二显示复位电路602中的第四十八晶体管m48导通，对第二上拉节点q<12>进行复位。第一电压端vdd_a和第三电压端vdd_b始终保持一个高电平或者其中一个在工作状态。
可以理解的是，针对该移位寄存器单元，补偿选择控制信号端oe与显示控制信号端cr<7>的波形脉宽相同。此处，显示控制信号端cr<7>的信号由第七行子像素单元对应的移位寄存器单元输出的移位信号cr<7>提供。因此，第七行子像素单元对应的移位寄存器单元输出的移位信号cr<7>会对该移位寄存器单元的补偿选择电路900中的消隐上拉控制节点h<11>进行充电，从而确保在补偿选择控制信号端oe输入低电平后，消隐上拉控制节点h<11>的高电平会一直保持到消隐阶段t2。当然，可选的，显示控制信号端cr<7>的信号由使能信号线stu提供。
在显示阶段t1，第一时钟信号端clka一直输入低电平，控制消隐输入电路100中的第二十三晶体管m23和第二十四晶体管m24关断，能够有效隔离消隐上拉控制节点h<11>对移位寄存器单元的影响。
此外，按照上述移位寄存器单元在显示时段t1的驱动方法，可以依次移位完成栅极驱动电路对所有行的子像素单元在显示时段t1的显示驱动。
消隐时段t2：
第一阶段(输入阶段)，补偿选择控制信号端oe和第一时钟信号端clka输入高电平。消隐输入电路100中的第二十三晶体管m23和第二十四晶体管m24导通。消隐上拉控制节点h<11>的高电平控制消隐输入电路100中的第二十二晶体管m22导通。第一时钟信号端clka输入的高电平分别传输至第一上拉节点q<11>和第二上拉节点q<12>。
同时，第一辅助输入电路801中的第六晶体管m6和第七晶体管m7导通，拉低第一辅助节点p1<11>的电位，控制第一下拉控制电路401中的第二晶体管m2关断，确保第一电压端vdd_a提供的高电平不会被传输至第一下拉节点qb_a<11>。第二辅助输入电路802中的第十三晶体管m13和第十四晶体管m14导通，拉低第二辅助节点p2<11>的电位，控制第二下拉控制电路402中的第九晶体管m9关断，确保第三电压端vdd_b提供的高电平不会被传输至第二下拉节点qb_b<11>。
并且，第三辅助输入电路803中的第十六晶体管m16和第十七晶体管m17导通，拉低第一下拉节点qb_a<11>的电位。第四辅助输入电路804中的第十九晶体管m19和第二十晶体管m20导通，拉低第二下拉节点qb_b<11>的电位。从而关断第一下拉电路501中的第二十七晶体管m27和第二十八晶体管m28，以及第二下拉电路502中的第四十晶体管m40和第四十一晶体管m41。进而能够关断第一上拉节点q<11>和第二上拉节点q<12>向第二电压端vgl1漏电的通路，增强第一上拉节点q<11>和第二上拉节点q<12>写入高电平的能力。
第二阶段，第一时钟信号端clka输入低电平。第三时钟信号端clkc_11和第四时钟信号端clkd_11输入高电平。第一上拉节点q<11>因为第二电容c2和第三电容c3的存在进行自举抬高电位。并且，第一像素扫描信号输出端out1<11>和第二像素扫描信号输出端out2<11>输出高电平。
第三阶段，第三时钟信号端clkc_11和第四时钟信号端clkd_11输入低电平。第一像素扫描信号输出端out1<11>和第二像素扫描信号输出端out2<11>输出低电平。
第四阶段，补偿选择控制信号端oe和全局复位信号端trst输入高电平，对所有行子像素单元对应的移位寄存器单元中的消隐上拉控制节点h<n>、第一上拉节点q<n>和第二上拉节点q<n 1>进行复位。此处，可选的，全局复位信号端trst的信号由使能信号线stu提供。
可以理解的是，本公开示例中其他附图所示的移位寄存器单元的驱动方法，可参考该示例实现，本公开实施例不再一一说明。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
1.一种移位寄存器单元，包括第一输入输出单元和第二输入输出单元；所述第一输入输出单元包括第一上拉节点、第一下拉节点和第一下拉控制电路；所述第二输入输出单元包括第二上拉节点、第二下拉节点和第二下拉控制电路；其特征在于，
所述第一输入输出单元还包括第一辅助输入电路；所述第一辅助输入电路与所述第一下拉控制电路连接，被配置为响应于显示控制信号和消隐控制信号，与所述第一上拉节点的电平共同控制所述第一下拉控制电路；所述第一下拉控制电路被配置为在所述第一上拉节点的电平和所述第一辅助输入电路的共同控制下，对所述第一下拉节点的电平进行控制；
所述第二输入输出单元还包括第二辅助输入电路；所述第二辅助输入电路与所述第二下拉控制电路连接，被配置为响应于显示控制信号和消隐控制信号，与所述第二上拉节点的电平共同控制所述第二下拉控制电路；所述第二下拉控制电路被配置为在所述第二上拉节点的电平和所述第二辅助输入电路的控制下，对所述第二下拉节点的电平进行控制。
2.根据权利要求1所述的移位寄存器单元，其特征在于，
所述第一下拉控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管的控制极、第一极与第一电压端连接，第二极与第一辅助节点、所述第二晶体管的控制极连接；所述第二晶体管的第一极与所述第一电压端连接，第二极与所述第一下拉节点连接；所述第三晶体管的控制极与所述第一上拉节点连接，第一极与所述第一辅助节点连接，第二极与第二电压端连接；所述第四晶体管的控制极与所述第一上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述第二电压端连接；
所述第一辅助输入电路包括第五晶体管、第六晶体管和第七晶体管；其中，所述第五晶体管的控制极与显示控制信号端连接，第一极与所述第一辅助节点连接，第二极与所述第二电压端连接；所述第六晶体管的控制极与第一时钟信号端连接，第一极与所述第一辅助节点连接，第二极与所述第七晶体管的第一极连接；所述第七晶体管的控制极与消隐上拉控制节点连接，第二极与所述第二电压端连接。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，
所述第二下拉控制电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；其中，所述第八晶体管的控制极、第一极与第三电压端连接，第二极与第二辅助节点、所述第九晶体管的控制极连接；所述第九晶体管的第一极与所述第三电压端连接，第二极与所述第二下拉节点连接；所述第十晶体管的控制极与所述第二上拉节点连接，第一极与所述第二辅助节点连接，第二极与第二电压端连接；所述第十一晶体管的控制极与所述第二上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述第二电压端连接；
所述第二辅助输入电路包括第十二晶体管、第十三晶体管和第十四晶体管；其中，所述第十二晶体管的控制极与显示控制信号端连接，第一极与所述第二辅助节点连接，第二极与所述第二电压端连接；所述第十三晶体管的控制极与第一时钟信号端连接，第一极与所述第二辅助节点连接，第二极与所述第十四晶体管的第一极连接；所述第十四晶体管的控制极与消隐上拉控制节点连接，第二极与所述第二电压端连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，
所述第一下拉控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；其中，所述第一晶体管的控制极、第一极与第一电压端连接，第二极与第一辅助节点、所述第二晶体管的控制极连接；所述第二晶体管的第一极与所述第一电压端连接，第二极与所述第一下拉节点连接；所述第三晶体管的控制极与所述第一上拉节点连接，第一极与所述第一辅助节点连接，第二极与第二电压端连接；所述第四晶体管的控制极与所述第一上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述第二电压端连接；
所述第二下拉控制电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；其中，所述第八晶体管的控制极、第一极与第三电压端连接，第二极与第二辅助节点、所述第九晶体管的控制极连接；所述第九晶体管的第一极与所述第三电压端连接，第二极与所述第二下拉节点连接；所述第十晶体管的控制极与所述第二上拉节点连接，第一极与所述第二辅助节点连接，第二极与第二电压端连接；所述第十一晶体管的控制极与所述第二上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述第二电压端连接；
所述第一辅助输入电路包括第五晶体管、第六晶体管和第七晶体管；其中，所述第五晶体管的控制极与显示控制信号端连接，第一极与所述第一辅助节点连接，第二极与所述第二电压端连接；所述第六晶体管的控制极与第一时钟信号端连接，第一极与所述第一辅助节点连接，第二极与第三辅助节点连接；所述第七晶体管的控制极与消隐上拉控制节点连接，第一极与所述第三辅助节点连接，第二极与所述第二电压端连接；
所述第二辅助输入电路包括第十二晶体管和第十四晶体管；其中，所述第十二晶体管的控制极与显示控制信号端连接，第一极与所述第二辅助节点连接，第二极与所述第二电压端连接；所述第十四晶体管的控制极与消隐上拉控制节点连接，第一极与所述第三辅助节点连接，第二极与所述第二电压端连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入输出单元还包括第三辅助输入电路；所述第二输入输出单元还包括第四辅助输入电路；其中，
所述第三辅助输入电路与所述第一下拉节点连接，被配置为响应于显示控制信号和消隐控制信号，对所述第一下拉节点的电平进行控制；
所述第四辅助输入电路与所述第二下拉节点连接，被配置为响应于显示控制信号和消隐控制信号，对所述第二下拉节点的电平进行控制。
6.根据权利要求5所述的移位寄存器单元，其特征在于，
所述第三辅助输入电路包括第十五晶体管、第十六晶体管和第十七晶体管；其中，所述第十五晶体管的控制极与显示控制信号端连接，第一极与所述第一下拉节点连接，第二极与所述第二电压端连接；所述第十六晶体管的控制极与第一时钟信号端连接，第一极与所述第一下拉节点连接，第二极与所述第十七晶体管的第一极连接；所述第十七晶体管的控制极与消隐上拉控制节点连接，第二极与所述第二电压端连接。
7.根据权利要求5或6所述的移位寄存器单元，其特征在于，
所述第四辅助输入电路包括第十八晶体管、第十九晶体管和第二十晶体管；其中，所述第十八晶体管的控制极与显示控制信号端连接，第一极与所述第二下拉节点连接，第二极与所述第二电压端连接；所述第十九晶体管的控制极与第一时钟信号端连接，第一极与所述第二下拉节点连接，第二极与所述第二十晶体管的第一极连接；所述第二十晶体管的控制极与消隐上拉控制节点连接，第二极与所述第二电压端连接。
8.根据权利要求5所述的移位寄存器单元，其特征在于，在所述第一辅助输入电路包括第三辅助节点的情况下，
所述第三辅助输入电路包括第十五晶体管和第十七晶体管；其中，所述第十五晶体管的控制极与显示控制信号端连接，第一极与所述第一下拉节点连接，第二极与所述第二电压端连接；所述第十七晶体管的控制极与消隐上拉控制节点连接，第一极与所述第三辅助节点连接，第二极与所述第二电压端连接；
所述第四辅助输入电路包括第十八晶体管和第二十晶体管；其中，所述第十八晶体管的控制极与显示控制信号端连接，第一极与所述第二下拉节点连接，第二极与所述第二电压端连接；所述第二十晶体管的控制极与消隐上拉控制节点连接，第一极与所述第三辅助节点连接，第二极与所述第二电压端连接。
9.根据权利要求1或5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
消隐输入电路，与所述第一上拉节点、所述第二上拉节点分别连接，被配置为响应于消隐控制信号，对所述第一上拉节点和所述第二上拉节点进行充电；
显示输入电路，与所述第一上拉节点、所述第二上拉节点分别连接，被配置为响应于显示控制信号，对所述第一上拉节点和所述第二上拉节点进行充电；
其中，所述第一输入输出单元还包括第一输出端；所述第一输入输出单元被配置为在所述第一上拉节点的电平的控制下，将复合输出信号输出至第一输出端；
所述第二输入输出单元还包括第二输出端；所述第二输入输出单元被配置为在所述第二上拉节点的电平的控制下，将复合输出信号输出至第二输出端。
10.根据权利要求9所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：补偿选择电路；所述补偿选择电路与所述消隐输入电路连接，被配置为响应于补偿选择控制信号，将消隐控制信号输出至所述消隐输入电路。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1～10任一项所述的移位寄存器单元。
12.一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路以及多个呈阵列排布的子像素单元；其中，
所述栅极驱动电路中每一个移位寄存器单元的第一输出端和第二输出端分别和不同行的子像素单元连接。
13.一种移位寄存器单元的驱动方法，应用于如权利要求1-10任一项所述的移位寄存器单元；所述移位寄存器单元的驱动方法，包括：
在显示输入时段，响应于显示控制信号，显示输入电路对所述第一上拉节点和所述第二上拉节点进行充电；同时，第一辅助输入电路和第二辅助输入电路导通；所述第一下拉控制电路在所述第一上拉节点的电平和所述第一辅助输入电路的共同控制下，下拉所述第一下拉节点的电平，使第一下拉电路关断；所述第二下拉控制电路在所述第二上拉节点的电平和所述第二辅助输入电路的共同控制下，下拉所述第二下拉节点的电平，使第二下拉电路关断；
在消隐输入时段，响应于消隐控制信号，消隐输入电路对所述第一上拉节点和所述第二上拉节点进行充电；同时，第一辅助输入电路和第二辅助输入电路导通；所述第一下拉控制电路在所述第一上拉节点的电平和所述第一辅助输入电路的共同控制下，下拉所述第一下拉节点的电平，使第一下拉电路关断；所述第二下拉控制电路在所述第二上拉节点的电平和所述第二辅助输入电路的共同控制下，下拉所述第二下拉节点的电平，使第二下拉电路关断。
14.根据权利要求13所述的驱动方法，其特征在于，在所述第一输入输出单元还包括第三辅助输入电路、所述第二输入输出单元还包括第四辅助输入电路的情况下，所述移位寄存器单元的驱动方法，还包括：
在显示输入时段，响应于显示控制信号，所述第三辅助输入电路直接下拉所述第一下拉节点的电平，使所述第一下拉电路关断；所述第四辅助输入电路直接下拉所述第二下拉节点的电平，使所述第二下拉电路关断；
在消隐输入时段，响应于消隐控制信号，所述第三辅助输入电路直接下拉所述第一下拉节点的电平，使所述第一下拉电路关断；所述第四辅助输入电路直接下拉所述第二下拉节点的电平，使所述第二下拉电路关断。
技术总结