交叉参考
本专利申请案主张2018年11月30日提交申请的标题为“电子装置中的泄漏电流降低(leakagecurrentreductioninelectronicdevices)”的美国专利申请案第16/205,953号的优先权，所述专利申请案转让给本发明的受让人且以全文引用的方式明确并入本文中。
技术领域涉及电子装置中的泄漏电流降低。
背景技术：
以下内容通常涉及泄漏电流降低，且更具体来说涉及晶体管的泄漏电流降低。
在电气装置(例如，集成电路)中，当装置处于备用状态(其也可被称作为不活动、闲置或关断状态)时，泄漏电流可能会导致不希望的功耗。例如，甚至在晶体管经配置以处于关断(例如，关机)状态时，晶体管也可以传导非零量的泄漏电流。当电气装置处于备用状态时，电气装置中的多个此类晶体管可各自有助于泄漏电流的总量，且因此有助于电气装置的功耗的总量。
存储器装置为可以利用一或多个晶体管的装置类型的一个实例。存储器装置广泛地用以在例如计算机、相机、数字显示器等各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有两种状态，通常用逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为了存取经存储信息，电子装置的组件可在存储器装置中读取或感测经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。存储装置可以使用反相器来接收具有第一逻辑状态(例如，逻辑“0”)的信号并输出具有第二逻辑状态(例如，逻辑“1”)的信号。
期望用于降低与晶体管相关联的泄漏电流的改进解决方案，无论晶体管是包含在存储器装置还是另一类型的电子装置和/或系统内。
技术实现要素：
本发明描述一种方法。在一些实例中，所述方法可以包含：在第一晶体管和第二晶体管处接收输入信号；将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极；在施加所述动态控制信号之后，撤销激活所述输入信号；及至少部分地基于撤销激活所述输入信号来调整所述动态控制信号的电压。
本发明描述一种设备。在一些实例中，所述设备可以包含：第一晶体管，其与输入线耦合且经配置以接收来自所述输入线的输入信号；第二晶体管，其与所述输入线耦合并经配置以从所述输入线接收所述输入信号；及第三晶体管，其以共源共栅配置与所述第二晶体管耦合，且经配置以至少部分地基于接收到所述动态控制信号而接收动态控制信号并输出输出信号。
本发明描述一种设备。在一些实例中，所述设备可以包含：第一晶体管，其与输入线耦合且经配置以具有以第一电压加偏压的源极；第二晶体管，其与所述输入线耦合且经配置以具有以第二电压加偏压的源极；及第三晶体管，其共源共栅配置与所述第二晶体管耦合，其中反相器包括所述第一晶体管、所述第二晶体管和所述第三晶体管。
附图说明
图1根据本发明的实例说明支持电子装置中的泄漏电流降低的存储器阵列的实例。
图2和3根据本发明的实例说明支持电子装置中的泄漏电流降低的实例电路。
图4根据本发明的方面说明支持电子装置中的泄漏电流降低的存储器阵列的实例。
图5根据本发明的方面说明操作支持电子装置中的泄漏电流降低的电路的实例时序图。
图6根据本发明的方面说明支持电子装置中的泄漏电流降低的装置的框图。
图7到9根据本发明的态样展示说明支持电子装置中的泄漏电流降低的方法的流程图。
具体实施方式
晶体管可以在一些状况下概念化为完美的开关，意指在“关断”状态时(例如，在关机模式中加偏压时)作为具有无限电阻的开路和在“接通”状态时(例如，在饱和模式下加偏压时)作为具有零电阻的短路。然而，如实际上在电子装置中(例如，在集成电路中)实施的晶体管可能不是理想的，且因此可以允许一些电流甚至在名义上处于关断状态时流动，且当在接通状态中时展现非零电阻。当晶体管处于关断状态时流过晶体管的电流可以被称作为泄漏电流，且可能导致对应量的不期望功耗，以及其它不利条件。
一些晶体管(例如，金属氧化物半导体场效应晶体管(mosfet)可以展现被称作为栅致漏极泄漏(gidl)的泄漏电流类型。晶体管的栅极和漏极可在晶体管内空间上重叠，且所述重叠区域中的电荷的放大可以导致gidl。因此，gidl的量值或量可以与晶体管的漏极和栅极之间的电压差成比例。例如，在nmos晶体管中，可能在晶体管的漏极处于比晶体管的栅极高的电压时发生gidl，且gidl可能在漏极处的电压与栅极处的电压之间的差增加时增加。相反地，在pmos晶体管中，可能在晶体管的栅极处于比晶体管的漏极高的电压时发生gidl，且gidl可能在栅极处的电压与漏极处的电压之间的差增加时增加。
另外或替代地，一些晶体管(例如，金属氧化物半导体场效应晶体管(mosfet)可以展现被称作为阈下泄漏(isub)的泄漏电流类型。isub通常可以指代当晶体管的栅极的电压和晶体管的源极的电压(栅极-源极电压)之间的差低于晶体管的阈值电压(vth)时发生的泄漏电流。随着电子装置中的供应电压的量值降低，可以对应地降低晶体管的阈值电压。且随着晶体管的阈值电压的降低，与晶体管接通相关联的栅极-源极电压之间的差与与晶体管关断相关联的栅极-源极电压之间的差可对应地地降低，使得降低的阈值电压可以对应于完全“关断”晶体管的降低(减弱)能力。isub的量或量值可以与vth成反比，且具有高vth的晶体管可以相对于具有低vth的晶体管展现降低isub。此外，isub可以从晶体管的漏极流到源极，且因此也可以与晶体管的漏极与源极之间的电压差成比例，使得降低晶体管的漏极与源极之间的电压差可能会降低isub。
gidl、isub和其它形式的泄漏电流可能是不期望的，因为其可能导致功耗增加，且以其它方式缩小电子装置的整体性能。本文中所描述的技术可以有益地减少电子装置中的泄漏电流(例如，gidl和isub)，包含用于当装置处于备用模式时经配置以处于关断状态的晶体管。
例如，在一些状况下，电子装置中的单个晶体管可能会被呈共源共栅布置的两个晶体管代替。此外，在一些状况下，可以在共源共栅布置中利用具有相对高的vth的至少一个晶体管(例如，与电子装置中的一或多个其它晶体管相比)。
例如，在两个晶体管的共源共栅中，第一晶体管可以具有与第二晶体管的漏极耦合，且第二晶体管的源极可以用作共源共栅布置的源极，而第一晶体管的漏极可以用作所述共源共栅布置的漏极。因此，第一晶体管可以被称作为共源共栅布置的漏极侧晶体管，而第二晶体管可以被称作为共源共栅布置的源极侧晶体管。在一些状况下，源极侧晶体管可以具有相对高的vth(例如，与电子装置中的一或多个其它晶体管相比，包含可能与漏极侧晶体管相比)，可以有利地降通过共源共栅布置的泄漏电流(例如，isub)。一些实例可以放弃在备用模式期间经配置以接通的晶体管的共源共栅布置，且在源极侧晶体管经配置以在备用模式期间关断的情况下，可以利用其中至少源极侧晶体管具有相对高的vth的共源共栅布置。
另外或替代地，共源共栅布置中的漏极侧晶体管可以具有经配置为通过动态(例如，可变、可调整、可切换)控制信号(其也可以被称作为动态偏压电压)加偏压的栅极。因此，当电子装置处于活动或接通模式时，漏极侧晶体管的栅极可以第一电压加偏压，且当电子装置处于备用模式时，可以第二电压加偏压。
在活动模式期间，动态控制信号的电压可以经配置为等于较高的供应电压(例如，正电压)或较低的供应电压(例如，负电压或接地参考)。因此，在活动模式期间，在一些状况下，动态控制信号的电压可能处于轨道电压。在备用模式期间，动态控制信号的电压可以改变为介于较高供应电压和较低供应电压之间，这相对于活动模式期间的动态控制信号的电压可以降低nmos源极侧晶体管的漏极电压或增加pmos源极侧晶体管的漏极电压，且从而降低通过源极侧晶体管(例如，gidl和isub)的泄漏电流。因此，动态控制信号的电压摆幅可以小于较高供应电压和较低供应电压之间的差(例如，可以小于电子装置或共源共栅布置的轨到轨电压)。
首先在存储器系统的上下文中描述本发明的特征。在根据本发明的方面的实例电路、时序图和装置图的上下文中描述本发明的特征。参考与电子装置中的泄漏电流降低有关的设备图、系统图和流程图，进一步说明和描述本发明的这些和其它特征。在一些状况下，本文中描述的技术的方面为在一或多个反相器的上下文中说明和描述，但应理解，本文中所描述的技术可以用于且应用于期望通过一或多个晶体管的泄漏电流降低的任何电子电路，包含但不限于反相器以外的逻辑门。类似地，在一些状况下，本文中描述的技术的方面为在一或多个存储器装置的上下文中说明和描述，但应理解，本文中所描述的技术可以用于且应用于期望通过一或多个晶体管的泄漏电流降低的任何电子装置。
图1根据本发明的各种实例说明利用一或多个存储器装置的系统100的实例。系统100可以包含控制器105、存储器装置110以及将控制器105与存储器装置110耦合的多个信道115。系统100可以包含一或多个存储器装置，但为了便于描述，一或多个存储器装置可以被描述为单个存储器装置。
系统100可为电子装置的实例，例如计算装置、移动计算装置、无线装置、便携式电子装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置等。存储器装置110可以为经配置以存储关于系统100的一或多个其它组件的数据的系统的组件。
系统100的至少部分可以为主机装置120的实例。主机装置120可以为与存储器装置110耦合且使用存储器来执行与主机装置120的操作有关的过程的组件或装置的实例。在一些状况下，主机装置120可以指代实施控制器105的功能的硬件、固件、软件或其组合。
在一些状况下，存储器装置110可以为独立的装置或组件，其经配置以与系统100的其它组件进行通信，且提供待由系统100使用或引用的物理存储器地址/空间。在一些实例中，存储器装置110可以经配置以与至少一个或多个不同类型的系统介接。系统100的组件与存储器装置110之间的信令可以支持用于调制信号的调制方案，用于传递信号的引脚设计，系统100和存储器装置110的不同封装，系统100与存储器装置110之间的计时和同步，时序约定和/或其它因素。
存储器装置110可以经配置以存储关于系统100组件的数据。在一些状况下，存储器装置110可以充当控制器105的从属类型装置(例如，响应并执行由系统100的其它组件通过控制器105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令，用于读取操作的读取命令，用于刷新操作的刷新命令或其它命令。
系统100可进一步包含处理器125、基本输入/输出系统(bios)组件130、一或多个外围组件135，以及输入/输出(i/o)控制器140。系统100的组件可使用总线145彼此进行电子通信。
处理器125可经配置以控制系统100的至少部分。处理器125可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)、场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或它可为这些类型组件的组合。在此类状况下，处理器125可为中央处理单元(cpu)、图形处理单元(gpu)或单片系统(soc)的实例，及其它实例。
bios组件130可以为可初始化和运行系统100的各种硬件组件的固件或软件组件。bios组件130可以管理处理器125和系统100的各种组件(例如外围组件135、i/o控制器140等)之间的数据流。bios组件130可以包含存储在rom、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可以为可以集成到系统100中或与系统100集成的任何输入装置或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口或外围卡插槽、例如外围组件互连(pci)或加速图形端口(agp)槽。外围组件130可为所属领域技术人员理解为外围装置的其它组件。
i/o控制器140可以管理处理器125和外围组件135、输入装置150或输出装置155之间的数据通信。i/o控制器140可以管理未集成到系统100中或未与系统100集成的外围装置。在一些状况下，i/o控制器140可以表示到外部外围组件的物理连接或端口。
输入150可表示系统100外部的装置或信号，其向系统100或其组件提供信息、信号或数据。此可包含用户接口或与其它装置在一起的接口或在其它装置之间的接口。在一些状况下，输入150可为经由外围组件135中的一或多者与系统100介接的外围装置，或可由i/o控制器140管理。
输出装置155可表示在系统100外部的经配置以从系统100或其组件中的任何者接收输出的装置或信号。输出装置155的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的其它处理器等。在一些状况下，输出装置155可为经由外围组件135中的一或多者与系统100介接的外围装置，或可由i/o控制器140管理。
系统100的组件可由设计用于实施其功能的通用或专用电路组成。这可包含经配置以实施本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器，或其它有源或无源元件。在一些状况下，系统100中的一或多个晶体管可以经配置以相对于系统100中的一或多个其它晶体管具有高vth。在一些状况下，系统100中的一或多个晶体管可以共源共栅布置来配置，且相对于系统100中的一或多个其它晶体管(例如，相对于共源共栅布置中的漏极侧晶体管)，源极侧晶体管可以具有高vth。另外或替代地，在一些状况下，共源共栅布置的漏极侧晶体管的栅极可以经配置以通过动态控制信号加偏压，所述动态控制信号可以经配置以在包含共源共栅布置的系统100的组件处于备用模式时降低漏极侧晶体管的漏极到栅极和漏极到源极电压差的量值。在一些状况下，动态控制信号可以由系统100中包含的控制器(例如，存储器控制器)生成或提供，或其电压由所述控制器控制。
存储器装置110可以包含本地存储器控制器160和一或多个存储阵列165(例如，存储器阵列165-a、存储器阵列165-b和/或存储器阵列165-n)。存储阵列165可以为存储器单元的集合，其中每一存储器单元经配置以存储数字数据的至少一个位。参考图2，更详细地描述存储器阵列165和/或存储器单元的特征。
本地存储器控制器160可以包含经配置以控制存储器装置110的操作的电路或组件。如此，本地存储器控制器160可以经配置以接收、传输或执行与存储器装置110有关的命令、数据或控制信息。本地存储器控制器160可以经配置以与控制器105、一或多个存储器阵列165或处理器125通信。在一些状况下，存储器装置110可以从控制器105接收数据和/或命令。例如，存储器装置110可以接收指示存储器装置110将代表系统100的组件(例如，处理器125)存储某些数据的写入命令。本地存储器控制器160包括使得存储器装置110能够执行命令或存取操作(例如，写入或读取)的硬件、固件和软件。本地存储器控制器160中包含的组件的实例可以包含：用于对从控制器105接收的信号进行解调的接收器，用于对信号进行调制并将其传输到控制器105、逻辑、解码器、放大器、滤波器等的解码器。
控制器105可以经配置以启用系统100(例如，处理器125)的组件与存储器装置110之间的信息、数据和/或命令的通信。控制器105可以充当系统100的组件与存储器装置110之间的联络，以使得系统100的组件可能不需要知道存储器装置的操作的细节。系统100的组件可提出对控制器105的请求(例如，读取命令或写入命令)，控制器105满足所述请求。控制器105可以转换或翻译在系统100的组件与存储器装置110之间交换的通信。
在一些状况下，处理器125可以实施系统100的控制器105或其它组件，或本文中所描述的其功能。例如，控制器105可以为经配置以控制存储器装置110的系统100的硬件、固件或软件或其任何组合。在一些状况下，控制器105或其在本文中所描述的功能可以由存储器装置110实施。例如，控制器105可以为硬件、固件或软件，或其由本地存储器控制器160实施的某一组合。类似地，在一些状况下，可在一些状况下由控制器105(单独的或包含在处理器125中)来执行本文中归属于本地存储器控制器160的一或多个功能。在一些状况下，控制器105可以经分布横跨处理器125和存储器设备110，使得控制器105的部分由处理器125实施，而其它部分由本地存储器控制器160实施。
系统100的组件可以使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可以实现控制器105和存储器装置110之间的通信。每一信道115可在与系统100的组件相关联的端子之间包含一或多个信号路径或传输媒体(例如，导体)。例如，信道115可以包含在控制器105处可以包含一或多个引脚或衬垫的第一端子，以及在存储器装置110处可以包含一或多个引脚或衬垫的第二端子。引脚可以为系统100的装置的导电输入或输出点的实例。引脚可以经配置以充当信道的一部分。在一些状况下，端子的引脚或衬垫可以对应于信道115的信号路径。额外信号路径可以与信道的终端耦合，用于在系统100的组件内路由信号。例如，存储器装置110可以包含信号路径，所述信号路径将信号从信道115的端子路由到存储装置的各种组件(例如，存储器单元)。
一些信道115可能专用于传递特定类型的信息。在一些状况下，信道115可以包含一或多个命令和地址(ca)信道170。ca频道170可以经配置以在控制器105和包含与命令(例如，地址信息)相关联的控制信息的存储器装置110之间传递命令。例如，ca信道170可以将具有待读取的存储数据的地址的读取命令传递到存储器装置110。在一些状况下，ca信道170可在上升时钟边缘和/或下降时钟边缘上配准。
在一些状况下，信道115可以包含一或多个时钟(ck)信道175。ck信道175可以经配置以在控制器105和存储器装置110之间传递一或多个时钟信号。时钟信号可以经配置以在高状态和低状态之间振荡且协调控制器105和存储器装置110的动作。在一些状况下，时钟信号可以为差动信号，且ck信道175的信号路径可以经相应地配置。在一些状况下，时钟信号可为单端的。时钟信号可由系统时钟生成，系统时钟可包括一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些状况下，信道115可以包含一或多个数据(dq)信道180。数据信道180可以经配置以在控制器105和存储器装置110之间传递数据和/或控制信息。例如，数据信道180可以传递待写入到存储器装置110的信息或从存储器装置110读取的信息。数据信道180可以传递可以使用各种不同的调制方案(例如，nrz、pam4等)调制的信号。在一些状况中，数据信道180可为x4(例如，包含四个信号路径)，x8(例如，包含八个信号路径)，x16(包含十六个信号路径)等。
在一些状况下，信道115可包含可专用于其它目的的一或多个其它信道185。其它信道的实例可以包含写入时钟信道，错误检测代码信道或其组合。
信道115可以使用各种不同的体系结构将控制器105与存储器装置110耦合。信道115的各种架构的实例可包含总线、点对点连接、交叉开关、例如硅中介层的高密度中介层，或在有机衬底中形成的信道或其一些组合。例如，在一些状况下，可以使用例如硅中介层或玻璃中介层的高密度中介层来形成信号路径的至少一部分。
可使用各种不同的调制方案来调制经由信道115传递的信号。在一些状况下，可以使用二进制符号(或二进制级别)调制方案来调制在控制器105和存储器装置110之间传递的信号。二进制符号调制方案可以为m进制调制方案的实例，其中m等于2。二进制符号调制方案的每一符号可经配置以表示一位数字数据(例如，符号可表示逻辑“1”或逻辑“0”)。二进制符号调制方案的实例包含但不限于不归零(nrz)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲幅度调制(pam)(例如，pam2)，及/或其它。
在一些状况下，可以使用多符号(或多级别)调制方案来调制在控制器105和存储器装置110之间传递的信号。多符号调制方案可以为m进制调制方案的实例，其中m大于或等于3。多符号调制方案的每一符号可经配置以表示多于一位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于pam4、pam8等，正交幅度调制(qam)、正交相移键控(qpsk)及/或其它。多符号信号或pam4信号可以为使用包含至少三个级别以多于一个的一位信息进行编码的调制方案进行调制的信号。多符号调制方案及符号可替代地被称作为非二进制、多位或更高阶调制方案及符号。
图2说明根据本发明的各种实施例的存储器子阵列200的实例。存储器子阵列200可以为参考图1所描述的存储器裸片的至少一部分的实例。在一些状况下，存储器子阵列200可以被称作为存储器裸片、存储芯片、存储器装置或电子存储器设备。例如，例如存储器芯片的存储器装置可以包含子阵列200的多个例子，其中额外行、地址、存储体或存储体组解码用于从多个例子中选择一或多个子阵列用于存取操作。存储器子阵列200可包含一或多个存储器单元205，其可经编程以存储不同逻辑状态。每一存储器单元205可为可编程以存储两个或多于两个状态。例如，存储器单元205可经配置以一次存储一位数字逻辑(例如，逻辑0及逻辑1)。在一些状况下，单一存储器单元205(例如，多级别存储器单元)可经配置以一次存储多于一位的数字逻辑(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可将表示可编程状态的电荷存储在电容器中。dram架构可包含电容器，所述电容器包含介电材料以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件也是可能的。例如，可以采用非线性介电材料。
通过激活或选择例如字线210和/或数字线215的存取线，可以对存储器单元205执行例如读取和写入的操作。在一些状况下，数字线215也可以被称作为位线。对存取线、字线和数字线或其类似物的引用可以互换，而不会失去理解或操作。激活或选择字线210或数字线215可包含向相应的线施加电压或配置多路复用器以将线映射到给定信号。
存储器子阵列200可包含以栅格状图案布置的存取线(例如，字线210及数字线215)。存储器单元205可以位于字线210和数字线215的交叉点处。通过对字线210加偏压(例如，向字线210施加电压)，可以在其交叉点处经由数字线215存取存储器单元205。
可以通过行解码器220或列解码器225控制存取存储器单元205。例如，行解码器220可从本地存储器控制器260接收行地址，且基于所接收的行地址来激活字线210。列解码器225可以从本地存储器控制器260接收列地址，且可以基于所接收的列地址来选择数字线215。例如，存储器子阵列200可以包含标记为wl_1到wl_m的多条字线210和标记为dl_1到dl_n的多条数字线215，其中m和n取决于存储器阵列的大小。因此，通过激活字线210(例如，wl_1)，可以存取给定行中的存储器单元205。数字线215(例如，dl_1、...、dln)运载用于从所述行中的存储器单元写入或读取的数据。以二维或三维配置的字线210与数字线215的交叉点可被称作为存储器单元205的地址。
存储器单元205可以包含逻辑存储组件，例如电容器230和开关组件235。电容器230可以为介电电容器或铁电电容器的实例。电容器230的第一节点可以与开关组件235耦合，且电容器230的第二节点可以与电压源240耦合。在一些状况下，电压源240可以为电池板参考电压，例如vpl，或可以为接地的，例如vss。在一些状况下，电压源240可为与板线驱动器耦合的板线的实例。开关组件235可为晶体管或任何其它类型的开关装置的实例，所述开关装置选择性地建立或断开建立两个组件之间的电子通信。
选择或取消选择存储器单元205可以通过激活或取消激活开关组件235来实现。电容器230可以使用开关组件235与数字线215电连通。例如，当开关组件235被撤销激活时，电容器230可以与数字线215隔离，且当开关组件235被激活时，电容器230可以与数字线215耦合。在一些状况下，开关组件235为晶体管，且可通过向晶体管栅极施加电压来控制其操作，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些状况下，开关组件235可以为p型晶体管或n型晶体管。字线210可与开关组件235的栅极电连通，且可基于向字线210施加电压来激活/撤销激活开关组件235。
字线210可以为与存储器单元205电子通信的导线，所述存储器单元用于对存储器单元205执行存取操作。在一些架构中，字线210可以与存储器单元205的开关组件235的栅极电连通，且可以经配置以控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器的节点进行电子通信，且存储器单元205可不包含开关组件。
数字线215可以为将存储器单元205与感测组件245连接的导线。在一些架构中，在存取操作的部分期间，存储器单元205可选择性地与数字线215耦合。例如，存储器单元205的字线210和开关组件235可经配置以将存储器单元205的电容器230与数字线215耦合及/或隔离。在一些架构中，存储器单元205可与数字线215进行电子通信(例如，恒定)。
感测组件245可经配置以检测存储在存储器单元205的电容器230上的状态(例如，电荷)，并基于所存储的电荷确定存储器单元205的逻辑状态。在一些状况下，存储器单元205存储的电荷可能非常小。如此，感测组件245可以包含一或多个感测放大器，以放大由存储器单元205输出的信号。感测放大器可以在读取操作期间检测到数字线215的电荷中很小的改变，且可以基于所检测到电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可以将信号(例如，经由电荷共享)输出到其对应的数字线215。所述信号可以引起数字线215的电压改变。感测组件245可以经配置以将横跨数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可以基于比较来确定存储器单元205的存储状态。
例如，在二进制信号中，如果数字线215具有高于参考信号250的电压，那么感测组件245可以确定存储器单元205的所存储状态为逻辑1，且如果数字线215具有低于参考信号250的电压，那么感测组件245可以确定存储器单元205的所存储状态为逻辑0。感测组件245可以包含放大器(例如，晶体管放大器)，以检测和放大信号的差异。可以通过列解码器225将存储器单元205的所检测到逻辑状态输出作为输出255。在一些状况下，感测组件245的各方面可以为另一组件(例如，列解码器225、行解码器220)的一部分。在一些状况下，感测组件245可以与行解码器220或列解码器225进行电子通信。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225及感测组件245)来控制存储器单元205的操作。本地存储器控制器260可以为参考图1所描述的本地存储器控制器160的实例。在一些状况下，行解码器220、列解码器225或感测组件245的各方面可与本地存储器控制器260共置。本地存储控制器260可经配置以从外部存储器控制器105(或参考图1所描述的装置存储器控制器)接收命令和/或数据，将所述命令和/或数据翻译成可由存储器子阵列200使用的信息，对存储器子阵列200执行一或多个操作，及响应于执行一或多个操作将来自存储器子阵列200的数据传递到外部存储器控制器105(或装置存储器控制器)。
本地存储控制器260可以生成行和列地址信号，以激活目标字线210并选择目标数字线215。本地存储器控制器260还可生成并控制在存储器子阵列200的操作期间使用的各种电压或电流。通常，本文中所论述的所施加电压或电流的振幅、形状或持续时间可以经调整或变化，且对于在操作存储器子阵列200中所论述的各种操作可为不同的。
在一些状况下，本地存储控制器260经配置以对存储器子阵列200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器子阵列200的存储器单元205可以经编程以存储所期望的逻辑状态。在一些状况下，可以在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可识别对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可以激活目标字线210(例如，向字线210施加电压)，以存取包含目标存储器单元205的行。本地存储器控制器260可以在写入操作期间将特定信号(例如，电压)施加到数字线215，以将特定状态(例如，电荷)存储在存储器单元205的电容器230中。特定状态(例如，电荷)可以指示所期望逻辑状态。
在一些状况下，本地存储控制器260经配置以对存储器子阵列200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储在存储器子阵列200的存储器单元205中的逻辑状态。在一些状况下，可以在单个读取操作期间对多个存储器单元205进行感测。本地存储器控制器260可识别对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可以激活目标字线210(例如，向字线210施加电压)，以存取包含目标存储器单元205的行。
目标存储器单元205可以响应于对存取线施加偏压而将信号传送到感测组件245。感测组件245可以放大信号。本地存储器控制器260可以触发感测组件245(例如，锁存感测组件)，且从而将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可以确定存储在存储器单元205上的逻辑状态。本地存储控制器260可以将存储在存储器单元205上的逻辑状态传递到外部存储控制器105(或装置存储器控制器)作为读取操作的一部分(例如，通过使用列解码器225选择从数字线215读取的数据)。
在一些存储器架构中，存取存储器单元205可能会降级或破坏存储在存储器单元205中的逻辑状态。例如，在dram架构中执行的读取操作可以使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可以执行重新写入操作或刷新操作以将存储器单元返回到其原始逻辑状态。本地存储控制器260可以在读取操作之后将逻辑状态重新写入到目标存储器单元。在一些状况下，重新写入操作可被视为读取操作的一部分。另外，激活例如字线210的单个存取线可能会干扰存储在与所述存取线电子通信的一些存储器单元中的状态。因此，可以对可能尚未被存取的一或多个存储器单元执行重新写入操作或刷新操作。
存储器阵列200的一或多个方面可以包含根据本文中所描述的技术配置的晶体管。例如，行解码器220、列解码器225、感测组件245、本地存储器控制器260中的一或多个可以包含根据本文中所描述的技术配置的晶体管。作为另一实例，一或多个存储器单元205的开关组件235可包括根据本文中所描述的技术配置的一或多个晶体管。
图3说明根据本发明的各种实例的电路300的实例。电路300可以包含与反相器310(例如，第二反相器)耦合的反相器305(例如，第一反相器)。反相器305或反相器310可包含在如参考图1和2所描述的系统100和/或存储器阵列200的方面中，或反相器305或反相器310的特征或在其上下文中所描述的技术可包含在如参考图1和2所描述的系统100和/或存储器阵列200的方面中。在一些实例中，电路300可以包含多个串联耦合在一起的反相器-尽管电路300的实例展示了两个串联耦合的反相器，但任何数目的反相器可以串联耦合。
反相器305可以包含晶体管320(例如，第一晶体管)、晶体管325(例如，第二晶体管)和晶体管330(例如，第三晶体管)。晶体管320和晶体管330可以为nmos晶体管，且晶体管320可以为pmos晶体管。晶体管320的源极可以与电压源340(例如，第一电压源)耦合，所述电压源可以为静态供应电压且可以被称作为vccp。晶体管325的源极可以与电压源345(例如，第二电压源)耦合，所述电压源345可以为电压低于电压源340的电压的静态供应电压，且可以被称作为vss。在一些实例中，晶体管320和/或晶体管325可以包含整体连接(未展示)，所述整体连接可以静态电压加偏压。晶体管330的栅极可以与控制信号335(例如，pdnf)耦合，所述控制信号可以为第一动态控制(偏压)信号，且其源极可以与晶体管325的漏极耦合。
反相器305的nmos侧可以包含包括晶体管325和晶体管330的共源共栅布置，且在所述共源共栅布置内，晶体管325可以为nmos源极侧晶体管，且晶体管330可以为nmos漏极侧晶体管。因为控制信号335可以经调整(例如，经动态地调整)，所以可以在例如反相器305或包含反相器305的装置的备用模式期间减轻通过共源共栅布置(例如，isub和gidl)的泄漏电流。另外地或替代地，晶体管325可以具有比一或多个其它晶体管更高的vth(例如，相对于晶体管330)。增加晶体管325的vth可以降低通过晶体管325和330的泄漏电流(例如，isub)。
在一些实例中，反相器305可以为是或可以被称作为第一反相器。反相器可以包含可以与输入线315耦合的晶体管320和晶体管325。输入线315可以与集成电路(未展示)的一或多个组件耦合。例如，输入线315可与存储器单元(例如，如关于图2所描述的存储器单元205)耦合且可以接收与存储器单元的逻辑状态(例如，逻辑“1”)相关联的输入信号。作为另一实例，输入线315可以与存储器控制器(例如，本地存储器控制器260)耦合，由存储器控制器(例如，本地存储器控制器260)提供或以其它方式控制(例如，被激活)。在一些实例中，输入线315可与晶体管320的栅极和晶体管325的栅极耦合。因此，晶体管320的栅极电压(例如，vg)和晶体管325的栅极电压可以等于或以其它方式基于输入线315的电压。例如，与在输入信号与逻辑“0”相关联的情况下相比，在输入信号与逻辑“1”相关联的情况下，输入线315的电压可以为较高的。
在一些实例中，晶体管320可以与电压源340(例如，第一电压源；vccp)耦合。例如，晶体管320的源极可以与电压源340耦合，使得可以基于施加到晶体管320的源极的电压值(例如，来自电压源340)和施加到晶体管320的栅极的值(例如，从输入线315)来激活晶体管320(例如，其可以被“接通”)。
在一些实例中，晶体管325可以与电压源345(例如，第二电压源；vccp)耦合。例如，晶体管325的源极可以与电压源345耦合，使得可以基于施加到晶体管325的源极的电压值(例如，来自电压源345)和施加到晶体管325的栅极的值(例如，从输入线315)来激活晶体管325(例如，其可以被“接通”)。
在一些实例中，晶体管330可以与控制信号335耦合。控制信号335可以由动态控制线提供，且可以经配置以向晶体管330提供可调整(例如，动态)控制(偏压)信号。如本文中所描述，一或多个晶体管在特定操作模式期间可能易受某些泄漏电流(例如，isub和/或gidl)的影响。例如，在反相器305或包含反相器305的装置的备用模式期间，输入线315的电压可以为“低”(例如，等于电压源345的电压)，使得晶体管325和330处于关断状态，且减少通过晶体管325和330的泄漏电流量可能为有益的。
在一些状况下，基于进入备用模式来调整控制信号335的电压(例如，通过存储控制器或其它控制组件或电路)可以减轻通过晶体管325和330的泄漏电流。更具体地，如果晶体管330包括nmos型晶体管，那么当栅极电压(例如，vg)小于漏极电压(例如，vd)时可能发生泄漏。例如，vg和vd之间的较大差异可能会导致在节点350处接收到较大的泄漏电流。通过调整(例如，减小)晶体管330的栅极电压vg，可以减轻vg和vd之间的差，并且继而，可以减轻节点350处的gidl的量。
例如，在反相器305或包含反相器305的装置的活动模式期间，输入信号315可能为活动(例如，电压的切换或以其它方式变化)。在活动模式期间，输入信号可以由控制组件(例如，存储器控制器或其它控制电路)激活。在反相器305或包含反相器305的设备的备用模式期间，输入信号315可以为不活动(例如，电压为静态，例如维持处于等于电压源345的电压)。输入信号可至少部分地基于反相器305或包含反相器305的装置进入备用模式通过控制组件(例如，存储器控制器或其它控制电路)来撤销激活，且可以在整个备用模式中维持撤销激活。
在活动模式期间，控制信号335可具有比备用模式期间(例如，电压等于电压源340的电压或电压介于电压源345的电压和电压源340的电压之间)高的电压(例如，等于电压源340的电压)。因此，在备用模式期间，控制信号的电压以及晶体管330的栅极的电压可以降低，这可以引起晶体管330的源极的电压的降低，且因此引起晶体管325的漏极的电压的降低。降低晶体管325的漏极的电压可以减少通过晶体管325和330的泄漏电流(例如，gidl和isub)。在一些状况下，在控制信号335的电压介于电压源345的电压和电压源340的电压之间的情况下，控制信号335可具有小于电压源340和电压源345之间的电压差的电压摆幅。
尽管增加晶体管325的vth可以降低泄漏电流，但在一些实例中，与具有相对较低的vth的晶体管的相比，高vth晶体管可能会在集成电路中占据更多空间，或出于一些其它原因可能会成为较不优选的设计选择(除了考虑泄漏电流以外)。换句话说，例如，具有相对较低的vth的晶体管的大小可以比具有相对较高的vth的晶体管小。尽管仅利用相对较低的vth晶体管的反相器或其它电路可以占据集成电路的较小部分，但较低的vth晶体管可能更容易受到泄漏电流的影响。因此，具有相对较低的vth晶体管和相对较高的vth晶体管的最佳组合的设计可能为优选的。如本文中参考图4所描述，根据本文中所描述的技术的反相器305或另一电路可包含低vth和高vth晶体管的各种配置(组合)以在增强其它设计或性能特性(例如，电路的总大小)同时降低泄漏电流(例如，isub和/或gidl)。
如本文中所描述，当以活动模式操作时，反相器305可以经由输入线315接收输入信号。更具体地，可以将输入信号施加到晶体管320和晶体管325的栅极。输入信号可以与例如存储器单元(例如，参考图2所描述的存储器单元205)的逻辑状态相关联。作为另一实例，输入信号可以与存储器装置或其它电子装置的操作的一些其它方面相关联。在一些实例中，在初始输入信号在“高”值(电压)和“低”值(电压)之间变化时，反相器305可以处于活动模式。例如，当输入信号为“高”时，这可能导致节点350处的电压为“低”。更具体地，经由输入线315接收的“高”电压可以致使晶体管320处于不活动(例如，“关断”)状态，且可以致使晶体管325处于活动(例如，“接通”)状态。因此，在活动状态期间，输入线路315可以在“高”电压和“低”电压之间交替，这可能致使节点350分别在“低”电压和“高”电压之间交替。
在一些实例中，当反相器305或包含反相器305的装置处于不活动模式(例如，备用模式)时，输入信号可以维持(例如，可以为静态)于“低”电压(例如，输入信号与逻辑“0”相关联)。当经由输入线315接收的输入信号为“低”时，晶体管320可以处于活动(例如，“接通”)状态，且晶体管325可以处于不活动(例如，“关断”)状态。下文参考图5更详细地论述反相器305的操作。
在一些实例中，晶体管320可以为pmos型晶体管，且可以与电压源340(例如，vccp)耦合。因为vccp在输入信号315为低时可以为比施加到晶体管320的栅极的电压大的电压，所以晶体管320可以由“低”输入电压激活。相反，例如，施加到晶体管320的栅极的“高”输入电压可以为比vccp高(例如，大)的电压，因此标称地禁用晶体管320。
另外或替代地，晶体管325可以为nmos型晶体管，且可与电压源345(例如vss)耦合。因为施加到晶体管320的栅极的“高”输入电压可以为比vss大的电压，所以这可以激活晶体管320。相反，例如，施加到晶体管325的栅极的“低”输入电压可以等于或小于vss，因此标称地禁用晶体管320。
在一些实例中，当经由输入线315接收的输入信号为“低”时，反相器305的输出可以为“高”。例如，输出线355可以向反相器310施加相对“高”的电压。如本文中所描述，反相器310可以为第二反相器或可以被称作为第二反相器。反相器310可以包含晶体管360和晶体管370，其可以与输出线355(例如，来自反相器305的输出线)耦合。在一些实例中，输出线355可与晶体管360的栅极和晶体管370的栅极耦合。因此，晶体管360和晶体管370的栅极电压(例如，vg)可以与经由输入线315施加到反相器305的电压值反相相关联。晶体管360可以为pmos源极侧晶体管，且可以以共源共栅布置与晶体管365耦合，在所述共源共栅布置中，晶体管365为pmos漏极侧晶体管。晶体管370可以为nmos源极侧晶体管，且可以以共源共栅布置与晶体管375耦合，在所述共源共栅布置中，晶体管375为nmos漏极侧晶体管。
在一些实例中，晶体管360可以与电压源340(例如，第一电压源；vccp)耦合。例如，晶体管360的源极可以与电压源340耦合，使得可以基于施加到晶体管360的源极的电压值(例如，来自电压源340)和施加到晶体管360的栅极的值(例如，从输出线355)来激活晶体管360(例如，其可以被“接通”)。
在一些实例中，晶体管370可以与电压源345(例如，第二电压源；vss)耦合。例如，晶体管370的源极可以与电压源345耦合，使得可以基于施加到晶体管370的源极的电压值(例如，来自电压源345)和施加到晶体管370的栅极的值(例如，从输出线355)来激活晶体管370(例如，其可以被“接通”)。
在一些实例中，晶体管365可以与控制信号390(例如，第二控制线；pdn)耦合，所述控制信号可以为第二动态控制(偏压)信号。控制信号390可以为动态控制线或可以被称作为动态控制线，且可以经配置以向晶体管365提供可调整(例如，动态)控制(偏压)信号。在一些实例中，控制信号390可以与控制信号335互补。换句话说，控制信号390可以相对于控制信号335反相。在一些状况下，控制信号390可以相对于控制信号335反相和移位—例如，当控制信号335为高时可以为低，且反之亦然，且可以具有与控制信号335不同的共模电压。
当第二反相器310或包含第二反相器310的装置处于备用模式时，控制信号390的电压可能比在第二反相器310或包含第二反相器310的装置处于活动模式时高。在备用模式期间增加控制信号390的电压并因此增加晶体管365的栅极的电压可以在备用模式期间升高晶体管365的源极的电压，并因此升高晶体管360的漏极的电压。因此，在备用模式期间用控制信号390对晶体管365的栅极加偏压并增加控制信号390的电压可以降低通过晶体管360和365的泄漏电流(例如，gidl或isub)。
在一些状况下，晶体管360可能具有相对高的vth(例如，相对于第二反相器310或包含第二反相器310的装置中的一或多个其它晶体管)。例如，与晶体管365相比，晶体管360可以具有相对高的vth。增加晶体管360的vth可以降低通过晶体管360和365的泄漏电流(例如，isub)。
在一些状况下，可以使用静态偏压电压(例如电压源340)对晶体管375的栅极进行加偏压。在一些状况下，以静态偏压电压对晶体管375的栅极加偏压可以基于晶体管370，且因此包含晶体管375的共源共栅配置经配置以在备用模式期间接通(至少就端子电压而言)，使得包含晶体管360的pmos共源共栅配置负责最小化通过第二反相器310的泄漏电流。类似地，在一些状况下，基于晶体管320经配置为在备用模式期间处于接通(至少在端子电压方面)，第一反相器305中的晶体管320可能未经配置为共源共栅布置的一部分，使得包含晶体管325的nmos共源共栅配置负责最小化通过第一反相器305的泄漏电流。
在一些实例中，反相器310可基于经由输出线355接收的信号的值来输出经反相信号。例如，如果经由输出线355接收的信号为“低”，那么输出线385可以输出“高”信号。在一些实例中(未展示)，输出线385可以与可以与反相器305相同或相似的方式操作的额外反相器耦合，所述额外反相器可以依次与可以与反相器310相同或相似的方式操作的额外反相器耦合—任何数目个此类转换器可以串联耦合在一起。
图4根据本发明的方面使用图3的电路作为实例说明描绘实施在支持电子装置中的泄漏电流降低的电路中的实例晶体管类型的表400。表400可以说明可以实施在电路(例如，如参考图3所描述的电路300)中的各种配置和晶体管类型。在一些实例中，表400可以说明可以根据设计选择来选择的各种晶体管类型。图4中所展示的晶体管可对应于例如本文中参考图3所述的晶体管320、晶体管325、晶体管330、晶体管360、晶体管365、晶体管370和晶体管375。
如参考图3所描述，晶体管320、晶体管360和晶体管365可各自为pmos型晶体管。另外或替代地，晶体管325、晶体管330、晶体管370和晶体管375可高各自为nmos型晶体管。
如在本文中所使用，术语“高压阈值晶体管”或“高vth晶体管”可以指代具有在源极端子与漏极端子之间形成导电路径所需要的增加的栅极到源极电压(例如，vgs)的晶体管。另外或替代地，术语“低压阈值晶体管”或“低vth晶体管”可以指代具有在源极端子与漏极端子之间形成导电路径所需要的减少的栅极到源极电压(例如，vgs)的晶体管。高vth晶体管可以例如减少与不活动晶体管(例如，由于源极到漏极泄漏)相关的泄漏电流。与高vth晶体管(例如，在集成电路中)相比，低vth晶体管可以(例如)占用较少的空间(面积)和/或具有更快的开关速度(较小的传播延迟)，且因此在一些状况下可能为优选的设计选择。
描述第一配置405。在一些实例中，第一反相器(例如，如参考图3所描述的反相器305)可包含晶体管320、晶体管325和晶体管330，且第二反相器(例如，如参考图3所描述的反相器310)可包含晶体管360、晶体管365、晶体管370和晶体管375。在一些实例中，第一反相器的晶体管320和晶体管325可以为高vth晶体管，且晶体管330可以为低vth晶体管。如参考图3所描述，晶体管320或晶体管325可在反相器在不活动模式中操作时为不活动，此取决于输入信号的电压在不活动(备用)模式期间为高或低。因此，为晶体管320和晶体管325两者选择高vth晶体管(在各别共源共栅布置内的源极侧晶体管)可以减轻备用模式期间的泄漏电流。
在一些实例中，第二反相器的晶体管360和晶体管370可以为高vth晶体管，且晶体管365和晶体管375可以为低vth晶体管。如参考图3所描述，晶体管360或晶体管370可在反相器在不活动模式中操作时为不活动，此取决于输入信号的电压在不活动(备用)模式期间为高或低。因此，为晶体管360和晶体管370两者选择高vth晶体管(在各别共源共栅布置内的源极侧晶体管)可以减轻备用模式期间的泄漏电流。
描述第二配置410。在第二配置中，相对于第一配置405，经配置以处于接通状态(至少就晶体管端子上的电压而言)的一或多个晶体管可以改变为低vth晶体管，因为此类晶体管可能不涉及于在备用模式期间降低泄漏电流，且因此可能期望节省面积或可与低vth晶体管相关的其它益处。因此，晶体管320和晶体管370可以从第一配置405中的高vth晶体管切换到第二配置410中的低vth晶体管。
相反，晶体管325在第二配置410中可以保持高vth晶体管，以帮助最小化与反相器305相关联的泄漏电流，且晶体管360在第二配置410中可以保持高vth晶体管以帮助最小化与反相器310相关的泄漏电流。
在一些状况下，基于制作过程，第一类型的晶体管(例如，pmos型晶体管)可能具有第一传播延迟(开关速度)，且第二类型的晶体管(例如，nmos型晶体管)可以具有第二传播延迟(开关速度)。传播延迟可以指代例如通过晶体管的电流(例如，从漏极到源极)响应于栅极电压的改变而改变的时间。在其它参数保持不变的情况下，一些制作过程可能导致nmos晶体管具有比pmos晶体管小的传播延迟。在其它参数保持不变的情况下，其它制作过程可能导致pmos晶体管具有比nmos晶体管小的传播延迟。另外或替代地，高vth晶体管和低vth晶体管可以与不同的操作速度(传播延迟)相关联。例如，在其它参数保持恒定的情况下，低vth晶体管可操作比高vth晶体管快。
第三配置415可能与以下制作工艺相关：在其它参数保持恒定的情况下，nmos晶体管具有大于pmos晶体管的传播延迟。因此，第三配置415中的所有nmos晶体管可以为低vth晶体管，以便抵消nmos晶体管的较大的固有传播延迟，而第三配置415中的pmos晶体管可以与第一配置405中的相同。
第四配置420可能与以下制作工艺相关：在其它参数保持恒定的情况下，pmos晶体管具有大于nmos晶体管的传播延迟。因此，所有pmos晶体管可以为低vth晶体管，以便抵消pmos晶体管的较大的固有传播延迟，而第三配置415中的pmos晶体管可以与第一配置405中的相同。
图5说明根据本发明的各种实例的时序图500。时序图500可以说明支持电子装置中的泄漏电流降低的电路(例如，反相器)的一或多种操作。例如，时序图500可以说明输入信号515(例如，如参考图3所描述的经由输入线315接收的信号)，输出信号520(例如，如参考图3所描述的经由输出线385输出的信号)，控制信号525(例如，如参考图3所描述的控制信号390)和控制信号530(例如，如参考图3所描述的控制信号335)。在一些实例中，时序图500可以说明在活动模式505和不活动(例如，备用)模式510期间一或多个反相器的操作。
如本文中所描述，在活动模式505期间，反相器可以接收输入信号515，并输出输出信号520。例如，输出信号520可以相对于输入信号515被延迟。输出信号520(例如，输出信号520的上升或下降边缘)的改变可相对于输入信号515(例如，输入信号515的上升或下降边缘)的对应改变而被延迟，如在一些状况下多个反相器(例如，如参考图3所描述的反相器305和反相器310)可耦合在一起以在集成电路中引入时间延迟。
例如，参考图3，反相器305可经由为“高”的输入线315接收输入信号。随后(具有一些非零的延迟量)，反相器305可以(经由输出线355)输出与输入信号(例如，“低”信号)相反的信号。反相器310可以接收“低”信号作为输入，且可以随后(具有一些非零延迟量)输出(经由输出线385)与所接收信号(例如，“高”信号)相反的信号。因此，在反相器305处接收并由反相器310输出的信号可以为相同或相似的信号(“高”信号)，但可以延迟与反相器305和反相器310的操作相关联的时间。
因此，在活动模式505期间，输入信号515可以表示由第一反相器(例如，反相器305)接收的信号，且输出信号520可以表示由随后的反相器(例如，反相器310)输出的输出信号。输入信号515和输出信号520可以为在时间上延迟的相同或相似信号(例如，“信号”和/或“低”信号)。在一些实例中，如本文中所描述，在活动模式505期间，可以将控制信号施加到反相器中的每一者。例如，控制信号530可以在活动模式505期间被施加到第一反相器(例如，反相器305)，且控制信号525可以在活动模式505期间被施加到第二反相器(例如，反相器310)。在一些实例中，控制信号525可以为与如参考图3所描述的控制信号390相同或相似的电压(例如，vss)，且控制信号530可以为与如参考图3所描述的控制信号335相同或相似的电压。
在一些实例中，可以在活动模式505的至少一部分期间将分别与vss和vccp相同或相似电压的控制信号施加到反相器。例如，在活动模式505的至少一部分期间(例如，在紧接在不活动模式510之前的活动模式505的部分期间)，控制信号525可以处于等于vss的电压。作为另一实例，在活动模式505的至少一部分期间(例如，在紧接在不活动模式510之前的活动模式505的部分期间)，控制信号530可以处于等于vccp的电压。
在不活动模式510期间，可以将“低”信号施加到第一反相器(例如，输入信号315可能被撤销激活活，维持处于静态电压，所述电压可能对应于vss和/或低逻辑值)。如本文中所描述，在不活动模式510期间，反相器可能易受通过一或多个晶体管(例如，横跨一或多个不活动晶体管)的泄漏电流的影响。可以例如通过调整控制信号525和/或控制信号530的电压来降低泄漏电流。例如，可以增加控制信号525(例如，pdn)以增加晶体管(例如，参考图3所描述的晶体管365)的栅极电压(例如，vg)。另外或替代地，可以减小控制信号530(例如，pdnf)以减小不同的晶体管(例如，如参考图3所描述的晶体管330)的栅极电压。通过增加或减少相应晶体管的栅极电压，可以使通过各别晶体管的泄漏电流(例如gidl或isub)最小化(例如，通过引起与相应的晶体管共源共栅的源极侧晶体管的漏极电压的对应增加或减少)。
在一些实例中，控制信号525(例如pdn)可以增加到大于vss的电压电平(例如，vdd1)，这可以减小横跨晶体管的泄漏电流。在一些状况下，vdd1可以大于vss且也低于vccp，这可以减少横跨晶体管的泄漏电流，同时相对于将控制信号525从vss改变到vccp，使用较少的功率(例如，同时利用较低量值的控制信号525的改变)。因此，控制信号525可以具有小于vccp和vss之间的差的电压摆幅(其最大电压值和最小电压值之间的差)，且以与vdd1相同或相似的电压电平施加控制信号525可以随着增加的功率节省而降低横跨晶体管的泄漏电流量。
在一些实例中，控制信号530(例如pdn)可以减少到低于vccp的电压电平(例如，vdd2)，这可以降低横跨晶体管的泄漏电流。在一些状况下，vdd2可以低于vccp且还大于vss，这可以降低横跨晶体管的泄漏电流，同时相对于将控制信号530从vccp改变到vss，使用较少的功率(例如，同时利用较低量值的控制信号530的改变)。因此，控制信号530可以具有小于vccp和vss之间的差的电压摆幅(其最大电压值和最小电压值之间的差)，且以与vdd2相同或相似的电压电平施加控制信号530可以随着增加的功率节省而降低横跨晶体管的泄漏电流量。
图6根据本发明的方面说明支持电子装置中的泄漏电流降低的装置605的框图600。装置605可以包含接收组件610、应用组件615、撤销激活组件620、调整组件625和偏压组件630。这些模块中的每一者可以彼此直接或间接地通信(例如，经由一或多个总线)。
接收组件610可以在第一晶体管和第二晶体管处接收输入信号。在一些实例中，接收组件610可以在第四晶体管和第六晶体管处接收输出信号。
应用组件615可将动态控制信号施加到以共源共栅配置与第二晶体管耦合的第三晶体管的栅极。在一些实例中，应用组件615可以在撤销激活输入信号之前将第二动态控制信号施加到以共源共栅配置与第四晶体管耦合的第五晶体管的栅极。
撤销激活组件620可在施加动态控制信号之后撤销激活输入信号。在一些实例中，撤销激活输入信号包含将输入信号的电压维持在恒定电平。在一些实例中，撤销激活输入信号包含从第一晶体管和第二晶体管移除输入信号。
调整组件625可基于撤销激活输入信号来调整动态控制信号的电压。在一些实例中，调整组件625可以基于撤销激活输入信号来调整第二动态控制信号的电压。
偏压组件630可以将第一晶体管的源极加偏压到大于动态控制信号的最大电压的第一电压。在一些状况下，将第二晶体管的源极加偏压到第二电压，其中调节动态控制信号的电压包含将动态控制信号的电压调整小于电压和第二电压之间的差的量。
图7根据本发明的方面展示说明支持电子装置中的泄漏电流降低的方法700的流程图。方法700的操作可由如本文中所描述的存储器控制器或其组件实施。举例来说，方法700的操作可由如参考图6所描述的一或多个组件执行。在一些实例中，存储器控制器可以执行指令集来控制存储器装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能的方面。
在705处，存储器装置可以在第一晶体管和第二晶体管处接收输入信号。可根据本文中所描述的方法执行705的操作。在一些实例中，705的操作的方面可由如参考图6所描述的接收组件执行。
在710处，存储器装置可以将动态控制信号施加到以共源共栅配置与第二晶体管耦合的第三晶体管的栅极。可根据本文中所描述的方法执行710的操作。在一些实例中，710的操作的方面可由如参考图6所描述的应用组件执行。
在715处，存储器装置可以在施加动态控制信号之后撤销激活输入信号。可根据本文中所描述的方法执行715的操作。在一些实例中，715的操作的方面可由如参考图6所描述的撤销激活组件执行。
在720处，存储器装置可基于撤销激活输入信号来调整动态控制信号的电压。可根据本文中所描述的方法执行720的操作。在一些实例中，720的操作的方面可由如参考图6所描述的调整组件执行。
在一些实例中，如本文中所描述述的设备可以执行一或多种方法，例如方法700。所述设备可以包含用于进行以下操作的特征、装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在第一晶体管和第二晶体管处接收输入信号；将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极；在施加所述动态控制信号之后，撤销激活所述输入信号；及至少部分地基于撤销激活所述输入信号来调整所述动态控制信号的电压。
本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于将第二晶体管的源极加偏压到第二电压的操作、特征、构件或指令。在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，调整动态控制信号的电压可以包含将动态控制信号的电压调整小于电压和第二电压之间的差的量。
本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于将第一晶体管的源极加偏压到大于动态控制信号的最大电压的第一电压的操作、特征、构件或指令。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，撤销激活输入信号包括将输入信号的电压维持在恒定电平。在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，撤销激活输入信号包括从第一晶体管和第二晶体管移除输入信号。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可以进一步包含用于进行以下操作的操作、特征、装置或指令：在第四晶体管和第六晶体管处接收输出信号，在撤销激活输入信号之前，将第二动态控制信号施加到以共源共栅配置与第四晶体管耦合的第五晶体管的栅极，及至少部分地基于撤销激活输入信号调整第二动态控制信号的电压。
图8根据本发明的方面展示说明支持电子装置中的泄漏电流降低的方法800的流程图。方法800之操作可由如本文中所描述之记忆体控制器或其组件实施。举例来说，方法800的操作可由如参考图6所描述的一或多个组件执行。在一些实例中，存储器控制器可以执行指令集来控制存储器装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能的方面。
在805处，存储器装置可以在第一晶体管和第二晶体管处接收输入信号。可根据本文中所描述的方法执行805的操作。在一些实例中，805的操作的方面可由如参考图6所描述的接收组件执行。
在810处，存储器装置可以将动态控制信号施加到以共源共栅配置与第二晶体管耦合的第三晶体管的栅极。可根据本文中所描述的方法执行810的操作。在一些实例中，810的操作的方面可由如参考图6所描述的应用组件执行。
在815处，存储器装置可以在施加动态控制信号之后撤销激活输入信号。可根据本文中所描述的方法执行815的操作。在一些实例中，815的操作的方面可由如参考图6所描述的撤销激活组件执行。
在820处，存储器装置可以将第二晶体管的源极加偏压到第二电压，其中调整动态控制信号的电压包含。可根据本文中所描述的方法执行820的操作。在一些实例中，820的操作的方面可由如参考图6所描述的偏压组件执行。
在825处，存储器装置可基于撤销激活输入信号来调整动态控制信号的电压。可根据本文中所描述的方法执行825的操作。在一些实例中，825的操作的方面可由如参考图6所描述的调整组件执行。
图9根据本发明的方面展示说明支持电子装置中的泄漏电流降低的方法900的流程图。方法900之操作可由如本文中所描述之记忆体控制器或其组件实施。举例来说，方法900的操作可由如参考图6所描述的一或多个组件执行。在一些实例中，存储器控制器可以执行指令集来控制存储器装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能的方面。
在905处，存储器装置可以在第一晶体管和第二晶体管处接收输入信号。可根据本文中所描述的方法执行905的操作。在一些实例中，905的操作的方面可由如参考图6所描述的接收组件执行。
在910处，存储器装置可以将动态控制信号施加到以共源共栅配置与第二晶体管耦合的第三晶体管的栅极。可根据本文中所描述的方法执行910的操作。在一些实例中，910的操作的方面可由如参考图6所描述的应用组件执行。
在915处，存储器装置可以在施加动态控制信号之后撤销激活输入信号。可根据本文中所描述的方法执行915的操作。在一些实例中，915的操作的方面可由如参考图6所描述的撤销激活组件执行。
在920处，存储器装置可以将第一晶体管的源极加偏压到大于动态控制信号的最大电压的第一电压。可根据本文中所描述的方法执行920的操作。在一些实例中，920的操作的方面可由如参考图6所描述的偏压组件执行。
在925处，存储器装置可基于撤销激活输入信号来调整动态控制信号的电压。可根据本文中所描述的方法执行925的操作。在一些实例中，925的操作的方面可由如参考图6所描述的调整组件执行。
应注意，上文所描述方法描述可能实施方案，且可重新配置或以其它方式修改操作及步骤，且其它实施方案为可能的。此外，可组合来自方法中的两个或多于两个的方面。
本发明描述一种方法。所述方法可以包含：在第一晶体管和第二晶体管处接收输入信号，将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极，在施加所述动态控制信号之后，撤销激活所述输入信号，及基于撤销激活所述输入信号来调整所述动态控制信号的电压。
本发明描述一种设备。所述设备可包含处理器，与处理器进行电子通信的存储器，以及存储在所述存储器中的指令。所述指令可由处理器执行以致使所述设备进行以下操作：在第一晶体管和第二晶体管处接收输入信号，将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极，在施加所述动态控制信号之后，撤销激活所述输入信号，及基于撤销激活所述输入信号来调整所述动态控制信号的电压。
本发明描述另一设备。所述设备可以包含：用于在第一晶体管和第二晶体管处接收输入信号的装置，用于将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极的装置，用于在施加所述动态控制信号之后，撤销激活所述输入信号的装置，及用于基于撤销激活所述输入信号来调整所述动态控制信号的电压的装置。
本发明描述一种存储代码的非暂时性计算机可读媒体。所述代码可以包含可由处理器执行以进行以下操作的指令：在第一晶体管和第二晶体管处接收输入信号，将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极，在施加所述动态控制信号之后，撤销激活所述输入信号，及基于撤销激活所述输入信号来调整所述动态控制信号的电压。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可进一步包含用于将第二晶体管的源极加偏压到第二电压的操作、特征、装置或指令，其中调整动态控制信号的电压包含。
本文中所描述的方法、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于将第一晶体管的源极加偏压到可能大于动态控制信号的最大电压的第一电压的操作、特征、构件或指令。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，撤销激活输入信号可以包含用于维持输入信号的电压处于恒定电平的操作，特征，装置或指令。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，撤销激活输入信号可以包含将输入信号从第一晶体管和第二晶体管移除的操作，特征，装置或指令。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可以进一步包含用于进行以下操作的操作、特征、装置或指令：在第四晶体管和第六晶体管处接收输出信号，在撤销激活输入信号之前，将第二动态控制信号施加到可以共源共栅配置与第四晶体管耦合的第五晶体管的栅极，及基于撤销激活输入信号调整第二动态控制信号的电压。
本发明描述一种设备。所述设备可以包含：第一晶体管，其与输入线耦合且经配置以接收来自所述输入线的输入信号；第二晶体管，其与所述输入线耦合并经配置以从所述输入线接收所述输入信号；及第三晶体管，其以共源共栅配置与所述第二晶体管耦合，且经配置以基于接收到所述动态控制信号而接收动态控制信号并输出输出信号。
在一些实例中，第一晶体管的源极可经配置从而以可以大于动态控制信号的最大电压的第一电压加偏压。
在一些实例中，第二晶体管的源极可经配置从而以第二电压加偏压，且其中动态控制信号可经配置以可具有可以比第一电压和第二电压之间的差小的电压摆幅。
所述设备的一些实例可以包含：反相器，其包含第一晶体管、第二晶体管和第三晶体管；第四晶体管，其与所述反相器的输出线耦合且经配置以接收来自所述输出线的输出信号；第五晶体管，其以共源共栅配置与所述第四晶体管耦合，其中所述第五晶体管可以经配置以接收第二动态控制信号并基于接收到的第二动态控制信号而输出第二输出信号；第六晶体管，其与所述反相器的所述输出线耦合，其中所述第六晶体管可以经配置以从所述输出线接收所述输出信号；以及第七晶体管，其以共源共栅配置与所述第六晶体管耦合，其中所述第七晶体管可以经配置以基于所述第六晶体管接收到所述输出信号而输出所述第二输出信号。
所述设备的一些实例可以包含第二反相器，所述第二反相器包含第四晶体管、第五晶体管、第六晶体管和第七晶体管。
在一些实例中，第六晶体管可以经配置以在设备处于备用模式时被激活，且其中第六晶体管可以具有低于第四晶体管的阈值电压。
在一些实例中，第四晶体管可以具有比第六晶体管低的阈值电压。
在一些实例中，第二动态控制信号可以经配置以相对于动态控制信号反相。
设备的一些实例可以包含经配置以改变动态控制信号的电压的控制电路。
在一些实例中，第一晶体管可以经配置以在设备处于备用模式时被激活，且其中第一晶体管可以具有低于第二晶体管的阈值电压。
在一些实例中，第三晶体管可以具有比第二晶体管低的阈值电压。
在一些实例中，第一晶体管包含pmos晶体管，且其中第二晶体管和第三晶体管各自包含nmos晶体管。
在一些实例中，第一晶体管包含第一类型沟道，且其中第二晶体管和第三晶体管各自包含与第一类型沟道不同的第二类型沟道。
在一些实例中，第一晶体管和第二晶体管各自可以具有比第三晶体管高的阈值电压。
在一些实例中，第一晶体管可以具有第一传播延迟，且第二晶体管可以具有可以大于第一传播延迟的第二传播延迟，且其中第二晶体管可以具有可以低于第一晶体管的电压阈值。
在一些实例中，第一晶体管可以具有第一传播延迟，且第二晶体管可以具有可以小于第一传播延迟的第二传播延迟，且其中第二晶体管可以具有可以高于第一晶体管的电压阈值。
本发明描述一种设备。所述设备可以包含：第一晶体管，其与输入线耦合且经配置以具有以第一电压加偏压的源极，第二晶体管，其与所述输入线耦合且经配置以具有以第二电压加偏压的源极，及第三晶体管，其共源共栅配置与所述第二晶体管耦合，其中反相器包含所述第一晶体管、所述第二晶体管和所述第三晶体管。
设备的一些实例可以包含：第四晶体管，其与反相器的输出线耦合，且经配置以可以具有以第一电压加偏压的源极；第五晶体管，其以共源共栅配置与第四晶体管耦合；第六晶体管，其与反相器的输出线耦合且经配置以可以具有以第一电压加偏压的源极；以及第七晶体管，其以共源共栅配置与第六晶体管耦合，其中第二反相器包含第四晶体管、第五晶体管、第六晶体管和第七晶体管。
在一些实例中，第一控制电压和第二控制电压之间的第一电压差可以具有比第一电压和第二电压之间的第二电压差低的量值。
可使用多种不同技术及技艺中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
术语“电子通信”、“导电触点”、“连接”和“耦合”可以指代支持组件之间信号流的组件之间的关系。如果组件之间存在任何可以随时支持组件之间信号流的导电路径，那么认为组件彼此电子通信(或与其导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子连通(或与其导电接触或连接或耦合)的组件之间的导电路径可以为开路或闭路。所连接的组件之间的导电路径可以为组件之间的直接导电路径，或所连接的组件之间的导电路径可以为间接导电路径，其可以包含中间组件，例如开关、晶体管或其它组件。在一些状况下，所连接组件之间的信号流可能会中断一段时间，例如，使用一或多个中间组件(如开关或晶体管)。
术语“耦合”指代从组件之间的开路关系(其中信号目前不能够在经由导电路径在组件之间通信)移动到组件之间闭路关系(其中信号可经由导电路径在组件之间通信)的状态。当组件(例如控制器)将其它组件耦合在一起时，所述组件会起始一个改变，所述改变允许信号经由先前不允许信号流动的导电路径在其它组件之间流动。
术语“隔离”指代组件之间的关系，其中信号当前不能够在组件之间流动。如果组件之间存在开路，那么将组件彼此隔离。例如，当开关断开时，由位于组件之间的开关分离的两个组件彼此隔离。当控制器将两个组件彼此隔离时，控制器会影响改变，所述改变会阻止信号使用先前允许信号流动的导电路径在组件之间流动。
本文中所论述的装置，包含存储器阵列，可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电率。掺杂可在衬底的初始形成或生长期间，通过离子注入或通过任何其它掺杂手段执行。
本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)且包括三端子装置，包含源极、漏极及栅极。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，退化)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分开。如果沟道为n型(例如，多数载流子为电子)，那么fet可被称作为n型fet。如果沟道为p型(例如，多数载流子为空穴)，那么fet可被称作为p型fet。沟道可由绝缘闸极氧化物覆盖。可通过向栅极施加电压来控制沟道导电率。例如，分别将正电压或负电压施加至n型fet或p型fet可能会引起沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于电晶体之临限电压之电压施加至电晶体闸极时，电晶体可“断开”或“撤销启动”。
本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意谓“用作实例、例子或说明”，而非意谓“较佳”或“优于其它实例”。为了提供对所描述技术的理解，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些状况下，以块图形式展示熟知的结构及装置以避免混淆所描述实例的概念。
在附图中，相似组件或特征可具有相同参考标签。另外，可通过在参考标签之后加上短划线及区分相似组件的第二标签来区分相同类型的各种组件。如果在本说明书中仅仅使用第一参考标签，那么描述适用于具有相同第一参考标签的相似组件中的任一者，而不管第二参考标签。
可使用多种不同技术及技艺中的任一者来表示本文中所描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号和码片。
因此，结合本文中的揭示内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各项来实施或执行：通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。一般用途处理器可为微处理器，但在替代方案中，处理器可为任何习知处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由非暂时性计算机可读媒体进行发射。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征也可实际上位于各种位置处，包含经分布使得在不同实体部位处实施功能的部分。此外，如本文中(包括在权利要求书中)所使用，如在物项列表(例如，后面接以例如“中的至少一者”或“中的一或多者”的短语的物项列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一者的列表意谓a或b或c或ab或ac或bc或abc(例如，a及b及c)。此外，如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。举例来说，被描述为“基于条件a”的示范性步骤可基于条件a及条件b两者而不脱离本发明的范围。换句话说，如本文中所使用，短语“基于”应在方式上应被认作与短语“至少部分地基于”相同。
提供本文中的描述以使所属领域的技术人员能够制作或使用本发明。在不脱离本发明的范围的情况下，对这些实施方案的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可应用于其它变化形式。因此，本发明并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。
1.一种方法，其包括：
在第一晶体管和第二晶体管处接收输入信号；
将动态控制信号施加到以共源共栅配置与所述第二晶体管耦合的第三晶体管的栅极；
在施加所述动态控制信号之后，撤销激活所述输入信号；及
至少部分地基于撤销激活所述输入信号来调整所述动态控制信号的电压。
2.根据权利要求1所述的方法，其进一步包括：
将所述第二晶体管的源极加偏压到第二电压，其中调整所述动态控制信号的所述电压包括。
3.根据权利要求1所述的方法，其进一步包括：
将所述第一晶体管的源极加偏压到大于所述动态控制信号的最大电压的第一电压。
4.根据权利要求1所述的方法，其中：
将所述输入信号撤销激活包括将所述输入信号的所述电压维持在恒定电平。
5.根据权利要求1所述的方法，其中：
撤销激活所述输入信号包括将所述输入信号从所述第一晶体管和所述第二晶体管移除。
6.根据权利要求1所述的方法，其进一步包括：
在第四晶体管和第六晶体管处接收输出信号；
在撤销激活所述输入信号之前，将第二动态控制信号施加到以共源共栅配置与所述第四晶体管耦合的第五晶体管的栅极；及
至少部分地基于撤销激活所述输入信号来调整所述第二动态控制信号的电压。
7.一种设备，其包括：
第一晶体管，其与输入线耦合且经配置以从所述输入线接收输入信号；
第二晶体管，其与所述输入线耦合且经配置以从所述输入线接收所述输入信号；及
第三晶体管，其以共源共栅配置与所述第二晶体管耦合，且经配置以接收动态控制信号且至少部分地基于接收到所述动态控制信号来输出输出信号。
8.根据权利要求7所述的设备，其中所述第一晶体管的源极经配置从而以大于所述动态控制信号的最大电压的第一电压加偏压。
9.根据权利要求8所述的设备，其中所述第二晶体管的源极经配置从而以第二电压加偏压，且其中所述动态控制信号经配置以具有小于所述第一电压和所述第二电压之间的差的电压摆幅。
10.根据权利要求7所述的设备，其进一步包括：
反相器，其包括所述第一晶体管、所述第二晶体管和所述第三晶体管；
第四晶体管，其与所述反相器的输出线耦合，且经配置以接收来自所述输出线的所述输出信号；
第五晶体管，其以共源共栅配置与所述第四晶体管耦合，其中所述第五晶体管经配置以接收第二动态控制信号且至少部分地基于接收到所述第二动态控制信号而输出第二输出信号；
第六晶体管，其与所述反相器的所述输出线耦合，其中所述第六晶体管经配置以从所述输出线接收所述输出信号；及
第七晶体管，其以共源共栅配置与所述第六晶体管耦合，其中所述第七晶体管经配置以至少部分地基于所述第六晶体管接收到所述输出信号来输出所述第二输出信号。
11.根据权利要求10所述的设备，其进一步包括：
第二反相器，其包括所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管。
12.根据权利要求10所述的设备，其中所述第六晶体管经配置以在所述设备处于备用模式时被激活，且其中所述第六晶体管具有比所述第四晶体管低的阈值电压。
13.根据权利要求10所述的设备，其中所述第四晶体管具有比所述第六晶体管低的阈值电压。
14.根据权利要求10所述的设备，其中所述第二动态控制信号经配置以相对于所述动态控制信号反相。
15.根据权利要求7所述的设备，其进一步包括：
控制电路，其经配置以改变所述动态控制信号的电压。
16.根据权利要求7所述的设备，其中所述第一晶体管经配置以在所述设备处于备用模式时被激活，且其中所述第一晶体管具有比所述第二晶体管低的阈值电压。
17.根据权利要求7所述的设备，其中所述第三晶体管具有比所述第二晶体管低的阈值电压。
18.根据权利要求7所述的设备，其中所述第一晶体管包括pmos晶体管，且其中所述第二晶体管和所述第三晶体管各自包括nmos晶体管。
19.根据权利要求7所述的设备，其中所述第一晶体管包括第一类型沟道，且其中所述第二晶体管和所述第三晶体管各自包括与所述第一类型沟道不同的第二类型沟道。
20.根据权利要求7所述的设备，其中所述第一晶体管和所述第二晶体管各自具有比所述第三晶体管更高的阈值电压。
21.根据权利要求7所述的设备，其中所述第一晶体管具有第一传播延迟，且所述第二晶体管具有大于所述第一传播延迟的第二传播延迟，且其中所述第二晶体管具有低于所述第一晶体管的电压阈值。
22.根据权利要求7所述的设备，其中所述第一晶体管具有第一传播延迟，且所述第二晶体管具有小于所述第一传播延迟的第二传播延迟，且其中所述第二晶体管具有高于所述第一晶体管的电压阈值。
23.一种设备，其包括：
第一晶体管，其与输入线耦合且经配置以具有以第一电压加偏压的源极；
第二晶体管，其与所述输入线耦合且经配置以具有以第二电压加偏压的源极；及
第三晶体管，其以共源共栅配置与所述第二晶体管耦合，其中反相器包括所述第一晶体管、所述第二晶体管和所述第三晶体管。
24.根据权利要求23所述的设备，其进一步包括：
第四晶体管，其与所述反相器的所述输出线耦合，且经配置以具有以所述第一电压加偏压的源极；
第五晶体管，其以共源共栅配置与所述第四晶体管耦合；
第六晶体管，其与所述反相器的所述输出线耦合，且经配置以具有以所述第一电压加偏压的源极；及
第七晶体管，其以共源共栅配置与所述第六晶体管耦合，其中第二反相器包括所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管。
25.根据权利要求23所述的设备，其中所述第一控制电压和所述第二控制电压之间的第一电压差具有比所述第一电压和所述第二电压之间的第二电压差低的量值。
技术总结