本发明一般来说涉及存储器或其它集成电路装置，且特定来说，在一或多个实施例中，本发明涉及用于将数据输出串行化的设备及方法。
背景技术：
存储器(例如，存储器装置)通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)及快闪存储器。
快闪存储器已被开发成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。
nand快闪存储器是常见类型的快闪存储器装置，所述nand快闪存储器是针对基本存储器单元配置所布置成的逻辑形式而如此命名的。通常，nand快闪存储器的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的列包含在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元的串(通常称作nand串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元的串与源极之间及/或存储器单元的串与数据线之间使用一个以上选择栅极的变化形式为已知的。
虽然从若干个存储器单元并行地从存储器读取数据是常见的，但此数据通常沿着若干个并行数据输出(dq)线串行地输出。作为实例，存储器的读取操作可返回16kb的数据值，且可经由16个或8个dq线而从存储器依序或串行地输出这些数据值。举例来说，可将针对第一数据字(例如，16位数据字或8位数据字)的特定数位(例如，位)位置的数据值提供到与时钟信号的第一转变(例如，上升或下降)对准的特定dq线，可将针对第二数据字的特定数位位置的数据值提供到与时钟信号的第二转变对准的特定dq线，可将针对第三数据字的特定数位位置的数据值提供到与时钟信号的第三转变对准的特定dq线等。可将针对数据字中的每一者的每一额外数位位置的数据值提供到与时钟信号的相同转变对准的其余dq线。虽然数据输出可与单个时钟信号的转变对准，但从所述单个时钟信号产生的数个时钟信号可用于实现读取数据的串行化。随着数据输出速率增加，数据输出的此串行化的时序可变得更加关键。
技术实现要素：
根据本申请案的一个方面，提供一种设备。所述设备包括：第一多路复用器，其包括多个输入信号线、第一输出信号线及第二输出信号线，其中所述多个输入信号线中的每一输入信号线经配置以接收将从所述设备输出的数据值，且其中所述第一多路复用器经配置以将表示所述多个输入信号线中的第一输入信号线子集的所述数据值的数据值提供到所述第一输出信号线且将表示所述多个输入信号线中的第二输入信号线子集的所述数据值的数据值提供到所述第二输出信号线；第二多路复用器，其包括第一输入信号线、第二输入信号线及输出信号线，其中所述第二多路复用器的所述第一输入信号线经配置以接收来自所述第一多路复用器的所述第一输出信号线的所述数据值，其中所述第二多路复用器的所述第二输入信号线经配置以接收来自所述第一多路复用器的所述第二输出信号线的所述数据值，且其中所述第二多路复用器经配置以选择性地将表示来自其第一输入信号线或其第二输入信号线的所述数据值的数据值提供到其输出信号线；及输出节点，其经配置以接收来自所述第二多路复用器的所述输出信号线的数据值。
根据本申请案的另一方面，提供一种方法。所述方法包括：接收多个数据值；将表示所述多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时将表示所述多个数据值中的第二数据值子集的数据值的数据值依序提供到第二信号线；及将表示来自所述第一信号线的所述经依序提供数据值的数据值及表示来自所述第二信号线的所述经依序提供数据值的数据值以交替方式提供到第三信号线。
根据本申请案的又一方面，提供一种方法。所述方法包括：接收多个数据值；从第一时钟信号产生多个时钟信号；响应于所述多个时钟信号中的第一时钟信号子集而将表示所述多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时响应于所述多个时钟信号中的第二时钟信号子集而将表示所述多个数据值中的第二数据值子集的数据值的数据值依序提供到第二信号线；及响应于所述第一时钟信号而将表示来自所述第一信号线的所述经依序提供数据值的数据值及表示来自所述第二信号线的所述经依序提供数据值的数据值以交替方式提供到第三信号线。
附图说明
图1是根据一实施例的作为电子系统的一部分与处理器进行通信的存储器的简化框图。
图2a到2c是如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是根据一实施例的输出数据路径的框图。
图4a是相关技术的数据串行器的框图。
图4b是根据一实施例的数据串行器的框图。
图5a是相关技术的数据串行器的示意框图。
图5b是根据一实施例的数据串行器的示意框图。
图6a到6b是如可与实施例一起使用的三态反相器的示意图。
图7a是图5a的数据串行器的时序图。
图7b是图5b的数据串行器的时序图。
图8是根据一实施例的操作存储器的方法的流程图。
图9是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，遍及数个视图，相同参考编号描述大体上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
本文中所使用的术语“半导体”可(举例来说)指材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”将被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中参考半导体时，可已利用先前过程步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此类区域/结的下伏层。如本文中所使用，除非依据上下文另外明了，否则术语导电以及其各种相关形式(例如，导电(conduct、conductively、conducting、conduction)、导电性(conductivity)等)是指导电。类似地，如本文中所使用，除非依据上下文另外明了，否则术语连接以及其各种相关形式(例如，连接(connect、connected、connection)等)是指电连接。
图1是根据一实施例的作为第三设备(呈电子系统的形式)的一部分的与第二设备(呈处理器130的形式)进行通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话等等。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程到至少两个目标数据状态中的一者。
行解码电路108及列解码电路110经提供以对地址信号进行解码。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路112及行解码电路108以及列解码电路110进行通信以在进行解码之前锁存地址信号。命令寄存器124与i/o控制电路112及控制逻辑116进行通信以锁存传入命令。根据实施例，i/o控制电路112可含有一或多个数据串行器。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110进行通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118进行通信。高速缓冲存储器寄存器118如由控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着可将来自i/o控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到i/o控制电路112以供输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以感测存储器单元阵列104中的存储器单元的数据状态(例如，通过感测连接到所述存储器单元的数据线的状态)。状态寄存器122可与i/o控制电路112及控制逻辑116进行通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#及写入保护wp#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由i/o总线134将数据输出到处理器130。
举例来说，经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路112处接收命令并可接着将所述命令写入到命令寄存器124中。经由i/o总线134的输入/输出(i/o)引脚[7:0]在i/o控制电路112处接收地址并可接着将所述地址写入到地址寄存器114中。经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]在i/o控制电路112处接收数据并可接着将所述数据写入到高速缓冲存储器寄存器118中。可随后将所述数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出数据。虽然可参考i/o引脚，但所述i/o引脚可包含通过外部装置(例如，处理器130)(例如导电垫或导电凸块，如通常所使用)而提供到存储器装置100的电连接的任何导电节点。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已被简化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或数目。
图2a是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200a(例如nand存储器阵列)(例如，作为存储器单元阵列104的一部分)的一部分的示意图。存储器阵列200a包含存取线(例如字线2020到202n)及数据线(例如位线2040到204m)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2a中未展示。针对一些实施例，存储器阵列200a可形成于半导体上方，所述半导体(举例来说)可经导电掺杂以具有导电性类型，例如p型导电性(例如，形成p阱)或n型导电性(例如，形成n阱)。
存储器阵列200a可布置成若干行(每一行对应于字线202)及若干列(每一列对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206m中的一者。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。每一nand串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210m(例如，其可为源极选择晶体管，通常称为选择栅极源极)中的一者)与选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212m(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)中的一者)之间。选择栅极2100到210m可通常连接到选择线214(例如源极选择线(sgs))，且选择栅极2120到212m可通常连接到选择线215(例如漏极选择线(sgd))。虽然描绘为传统场效应晶体管，但选择栅极210及212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应nand串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应nand串206的位线204。举例来说，选择栅极2120的漏极可连接到对应nand串2060的位线2040。每一选择栅极212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择栅极2120的源极可连接到对应nand串2060的存储器单元208n。因此，每一选择栅极212可经配置以选择性地将对应nand串206连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2a中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、nand串206及位线204在大体上平行平面中延伸。替代地，图2a中的存储器阵列可为三维存储器阵列，例如，其中nand串206可大体上垂直于含有共同源极216的平面且垂直于含有位线204的平面(其可大体上平行于含有共同源极216的平面)延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱或经配置以存储电荷的其它结构)，以及控制栅极236，如图2a中所展示。数据存储结构234可包含导电结构及介电结构两者，而控制栅极236一般由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的nand串206或多个nand串206。存储器单元208的行可为通常连接到给定字线202的存储器单元208。存储器单元208的行可(但无需)包含通常连接到给定字线202的所有存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含通常连接到给定字线202的每隔一个存储器单元208。举例来说，通常连接到字线202n且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而通常连接到字线202n且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。虽然在图2a中未明确描绘位线2043到2045，但依据图将明了，存储器单元阵列200a的位线204可从位线2040到位线204m连续进行编号。通常连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。针对特定存储器装置，可将通常连接到给定字线的所有存储器单元视为存储器单元的物理页。可将存储器单元的物理页(在一些实施例中，其仍可为整个行)的在单个读取操作期间被读取或在单个编程操作期间被编程的部分(例如，存储器单元的上部页或下部页)视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如，共享共同字线202的所有nand串206)。除非明确区分，否则本文中对存储器单元的页的参考是指存储器单元的逻辑页的存储器单元。
虽然连同nand快闪一起论述图2a的实例，但本文中所描述的实施例及概念并不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或经配置以存储电荷的其它数据存储结构，或者依赖其它物理现象(例如相变或极化)的数据结构)及其它架构(例如，and阵列、nor阵列等)。
图2b是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200b(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2b中相同编号的元件对应于关于图2a所提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入可包含半导体柱的垂直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区域。nand串206可各自选择性地通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)而连接到位线2040到204m及通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)而连接到共同源极216。多个nand串206可选择性地连接到相同位线204。可通过将选择线2150到215k偏置以选择性地激活特定选择晶体管212(各自介于nand串206与位线204之间)而将nand串206的子集连接到所述子集的相应位线204。可通过将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200b的存储器单元的多个行。可将存储器单元的通常通过特定字线202而彼此连接的行统称为叠层。
图2c是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200c(例如，作为存储器单元阵列104的一部分)的一部分的又一示意图。图2c中相同编号的元件对应于关于图2a所提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2a中所描绘。举例来说，存储器单元阵列200a的一部分可为存储器单元阵列200c的一部分。图2c描绘将nand串206分组成存储器单元块250。存储器单元块250可为存储器单元208的可在单个擦除操作中一起被擦除的分组(有时称为擦除块)。每一存储器单元块250可表示共同与单个选择线215(例如，选择线2150)相关联的nand串206。存储器单元块2500的源极216可为与存储器单元块250l的源极216相同的源极。举例来说，每一存储器单元块2500到250l可共同选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不具有分别到存储器单元块2500到250l中的任何其它存储器单元块的存取线202以及选择线214及215的直接连接。
数据线2040到204m可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可为存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250l的集合)。缓冲器部分240可包含用于感测在相应数据线204上所指示的数据值的感测装置(未展示)，及用于从其对应存储器平面存储所感测数据值的对应寄存器(未展示)。
图3是根据一实施例的包含数据串行器354的输出数据路径的框图。数据路径可包含页缓冲器340。页缓冲器340可含有一或多个缓冲器部分240，例如参考图2c所描述。可将来自页缓冲器340的数据值(例如，数据值的一部分)提供到先进先出(fifo)352。举例来说，可将与来自页缓冲器340的多个数据字的特定数位(例如，位)位置对应的数据值提供(例如，并行地)到fifo352。fifo352可继续接收与来自页缓冲器340的额外多个数据字的特定数位位置对应的数据值，且可针对每一多个数据字以先进先出方式将这些数据值提供到数据串行器354。特定数位位置可与多位数据字的最低有效位(lsb)、所述数据字的最高有效位(msb)或所述数据字的任何其余位对应。举例来说，数据字中的位数目可与i/o总线134的大小对应。
数据串行器354可将与特定多个数据字的特定数位位置对应的数据值依序提供到输出缓冲器356。举例来说，在多个数据字包含y 1个数据字(例如，数据字0到数据字y)的情况下，数据串行器354可将与数据字0的特定数位位置对应的数据值提供到输出缓冲器356，后续接着与数据字1的特定数位位置对应的数据值、后续接着与数据字2的特定数位位置对应的数据值等等。数据串行器354可接着针对额外多个数据字(例如，额外多个y 1个数据字)重复此过程。
输出缓冲器356可将所接收数据值(例如)以接收的次序提供到输出节点358。输出节点358可对应于导电节点，所述导电节点提供外部装置与含有输出节点358的集成电路装置(例如，存储器)之间的电连接。举例来说，输出节点358可提供存储器100到i/o总线134的对应信号线的电连接，如参考图1所描述。
图4a是相关技术的数据串行器454a的框图。数据串行器454a可包含多路复用器(例如，mux)460。多路复用器460可为(y 1):1多路复用器，其具有y 1个输入信号线462(例如，输入信号线4620到462y)，所述输入信号线经配置以接收y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])，且在一个输出信号线464上输出那些数据值。多路复用器460可将y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])串行地(例如，从fifo_data[0]到fifo_data[y]依序)提供到信号线464。y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])可与y 1个数据字(例如，数据字0到数据字y)的特定数位位置的数据值对应。
数据串行器454a可进一步包含具有输入信号线468的时钟分频器466，所述输入信号线经配置以接收时钟信号，例如，读取时钟信号rdclk。读取时钟信号rdclk可表示从外部装置(例如，处理器130)接收的读取启用信号(re#)，或所述读取启用信号的副本。时钟分频器466可经配置以在输出信号线470上将多个时钟信号oclk[y:0]提供到多路复用器460。多个时钟信号oclk[y:0]可各自具有[2/(y 1)]的工作循环。多个时钟信号oclk[y:0]可各自具有时钟信号rdclk的频率的[2/(y 1)]倍的频率。多个时钟信号oclk[y:0]可进一步彼此移相[360/(y 1)]度。举例来说，在输入信号线462的数目等于8(例如，y＝7)的情况下，时钟分频器466可产生8个时钟信号oclk，其中这些时钟信号oclk中的每一者具有[2/(7 1)]或25％的工作循环，其中这些时钟信号oclk中的每一者具有时钟信号rdclk的频率的[2/(7 1)]或1/4的频率，且其中这些时钟信号oclk中的每一者彼此移相[360/(7 1)]或45度(例如，0度、45度、90度、135度、180度、225度、270度及315度的相位)。可将时钟信号oclk中的每一者以一对一关系提供到相应信号线470。
图4b是根据一实施例的数据串行器454b的框图。数据串行器454b可包含第一多路复用器(例如，mux)472及第二多路复用器(例如，mux)476。多路复用器472可为(y 1):2多路复用器，其具有经配置以接收y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])的y 1个输入信号线462(例如，输入信号线4620到462y)，及两个输出信号线474(例如，输出信号线4740及4741)。多路复用器476可为2:1多路复用器，其连接到输出信号线474作为其输入信号线，且具有一个输出信号线464。
多路复用器472可将表示y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])的第一子集的数据值串行地提供到输出4740，且可将表示y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])的第二子集的数据值串行地提供到输出4741。y 1个输入数据值的第一子集及y 1个输入数据值的第二子集可相互排斥，且y 1个输入数据值的第一子集与y 1个输入数据值的第二子集的并集可为y 1个输入数据值的整个集合。举例来说，y 1个输入数据值的第一子集可为偶数数据值(例如，fifo_data[0]、fifo_data[2]、fifo_data[4]…)，而y 1个输入数据值的第二子集可为奇数数据值(例如，fifo_data[1]、fifo_data[3]、fifo_data[5]…)。注意，偶数或奇数数据值并非指数据的值，而是指所述数据与其它数据值的逻辑关系。表示输入数据值的数据值可为所述输入数据值的经反相数据值。
多路复用器476可将表示y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])的数据值串行地(例如，从fifo_data[0]到fifo_data[y]依序)提供到信号线464。y 1个输入数据值(例如，fifo_data[0]到fifo_data[y])可与y 1个数据字(例如，数据字0到数据字y)的特定数位位置的数据值对应。多路复用器476可经配置以将在信号线4740及4741上接收的数据值反相。
数据串行器454b可进一步包含具有输入信号线468的时钟分频器466，所述输入信号线经配置以接收时钟信号，例如，读取时钟信号rdclk。时钟分频器466可经配置以在输出信号线470上将多个时钟信号oclk[y:0]提供到多路复用器472。多个时钟信号oclk[y:0]可各自具有[2/(y 1)]的工作循环。多个时钟信号oclk[y:0]可各自具有时钟信号rdclk的频率的[2/(y 1)]倍的频率。多个时钟信号oclk[y:0]可进一步彼此移相[360/(y 1)]度。举例来说，在输入信号线462的数目等于8(例如，y＝7)的情况下，时钟分频器466可产生8个时钟信号oclk，其中这些时钟信号oclk中的每一者具有[2/(7 1)]或25％的工作循环，其中这些时钟信号oclk中的每一者具有时钟信号rdclk的频率的[2/(7 1)]或1/4的频率，且其中这些时钟信号oclk中的每一者彼此移相[360/(7 1)]或45度(例如，0度、45度、90度、135度、180度、225度、270度及315度的相位)。可将时钟信号oclk中的每一者以一对一关系提供到相应信号线470。
数据串行器454b可进一步包含延迟元件478，所述延迟元件具有经配置以(例如)从输入信号线468接收时钟信号(例如，读取时钟信号rdclk)的输入信号线，且具有连接到多路复用器476的输出信号线471。延迟元件478可经配置以将所接收时钟信号的转变与信号线4740及4741上的数据的转变对准，如将参考图7b所描述。
图5a是相关技术的数据串行器554a的示意框图。数据串行器554a可表示用于响应于y 1个时钟信号oclk[y:0]而提供(y 1):1多路复用器460(其中y＝7)的一个配置。数据串行器554a的多路复用器460可包含y 1个(例如，8个)nand门581(例如，nand门5810到5817)，每一nand门经配置以接收两个时钟信号oclk的相应集合及相应输入数据值fifo_data作为输入。将nand门5810描绘为接收邻近时钟信号oclk[0]及oclk[7]以及输入数据值fifo_data[0]，将nand门5811描绘为接收邻近时钟信号oclk[1]及oclk[0]以及输入数据值fifo_data[1]，将nand门5812描绘为接收邻近时钟信号oclk[2]及oclk[1]以及输入数据值fifo_data[2]等等。nand门581的经配置以接收数据值fifo_data[0]到fifo_data[7]的输入可共同地表示输入信号线462。nand门581的经配置以接收时钟信号oclk[0]到oclk[7]的输入可共同地表示时钟分频器466的输出信号线470。注意，尽管每一时钟信号oclk[y:0]作为到两个nand门581的输入被接收，但每一时钟信号oclk[y:0]的两个输入实例可对应于单个信号线470。
将多对nand门581的输出作为到相应nand门583(例如，nand门5830到5833)的输入而提供。将nand门5830描绘为接收nand门5810及5811的输出，将nand门5831描绘为接收nand门5812及5813的输出等等。将多对nand门583的输出作为到相应nor门585(例如，nor门5850到5851)的输入而提供。将nor门5850描绘为接收nand门5830及5831的输出，且将nor门5851描绘为接收nand门5832及5833的输出。将nor门585的输出作为到nand门587的输入而提供，所述nand门的输出可为信号线464。
图5b是根据一实施例的数据串行器554b的示意框图。数据串行器554b可表示用于响应于y 1个时钟信号oclk[y:0]而提供(y 1):2多路复用器472(其中y＝7)且用于响应于时钟信号rdclk而提供2:1多路复用器476的一个配置，时钟信号rdclk可由延迟元件478延迟。数据串行器554b的多路复用器472可包含y 1个(例如，8个)nand门582(例如，nand门5820到5827)，每一nand门经配置以接收相应时钟信号oclk及相应输入数据值fifo_data作为输入。将nand门5820描绘为接收时钟信号oclk[0]及输入数据值fifo_data[0]，将nand门5821描绘为接收时钟信号oclk[4]及输入数据值fifo_data[4]，将nand门5822描绘为接收时钟信号oclk[2]及输入数据值fifo_data[2]等等。nand门582的经配置以接收数据值fifo_data[0]到fifo_data[7]的输入可共同地表示输入信号线462。nand门582的经配置以接收时钟信号oclk[0]到oclk[7]的输入可共同地表示时钟分频器466的输出信号线470。
将多对nand门582的输出作为到相应nand门584(例如，nand门5840到5843)的输入而提供。将nand门5840描绘为接收nand门5820及5821的输出，将nand门5841描绘为接收nand门5822及5823的输出等等。将多对nand门584的输出作为到相应nor门586(例如，nor门5860到5861)的输入而提供。将nor门5860描绘为接收nand门5840及5841的输出，且将nor门5861描绘为接收nand门5842及5843的输出。将nor门5860及5861的输出作为到2:1多路复用器476的输入(例如分别沿着信号线4740及4741)而提供。
在多路复用器472中，连接于输出信号线4740与输入信号线(其经连接以接收输入数据值的第一子集(例如，fifo_data[0]、fifo_data[2]、fifo_data[4]、fifo_data[6]))之间的组合逻辑(例如，nand门5820到nand门5823、nand门5840到nand门5841及nor门5860)可具有与连接于输出信号线4741与输入信号线(其经连接以接收输入数据值的第二子集(例如，fifo_data[1]、fifo_data[3]、fifo_data[5]、fifo_data[7]))之间的组合逻辑(例如，nand门5824到nand门5827、nand门5842到nand门5843及nor门5861)相同的配置。组合逻辑的第一层级可包含各自响应于(例如，仅响应于)相应输入数据值(例如，fifo_data[7:0]中的一者)及对应相应时钟信号(例如，oclk[7:0]中的一者)的逻辑门(例如，nand门582)。多路复用器472的每一此组合逻辑可经配置以(例如)在其所接收时钟信号各自具有相同频率且彼此移相时将其输入数据值中的每一者依序提供到其对应输出信号线(例如，输出信号线4740或4741)。
依据图5b将明了，可将(y 1):2多路复用器472配置为两个[(y 1)/2]:1多路复用器，其中[(y 1)/2]:1多路复用器中的每一者接收输入数据值fifo_data[y:0]的子集及时钟信号oclk[y:0]的子集作为输入，且具有与信号线474(例如，信号线4740或信号线4741)中的一者对应的输出。针对其中y＝7的实例，第一4:1多路复用器可对应于nand门5820到nand门5823、nand门5840到nand门5841及nor门5860，而第二4:1多路复用器可对应于nand门5824到nand门5827、nand门5842到nand门5843及nor门5861。
可将多路复用器476配置为一对三态反相器588(例如，三态反相器5880与5881)，所述对三态反相器的输出可共同地连接到信号线464。每一三态反相器588可经配置以在所接收时钟信号具有特定逻辑电平(例如，逻辑高电平或逻辑低电平)时提供与在其相应信号线474上接收的经反相输入信号对应的输出，且在所接收时钟信号具有不同(例如，相反)逻辑电平时提供高阻抗(例如，高z)。在两个三态反相器588经配置以响应于相同逻辑电平而启用其输出信号的情况下，可提供反相器590以针对三态反相器588中的一者将来自延迟元件478的时钟信号反相。在一个三态反相器588经配置以响应于所接收时钟信号的一个逻辑电平而启用其输出信号且另一三态反相器588经配置以响应于所接收时钟信号的不同逻辑电平而启用其输出信号的情况下，消除反相器590。可通过连接三态反相器5880以直接从信号线471接收其时钟信号(类似于到三态反相器5881的连接)而实现对反相器590的消除。
图6a到6b分别是如可与实施例一起使用的三态反相器588a及588b的示意图。三态反相器588中的每一者具有连接到场效应晶体管(fet)651及653的控制栅极的输入信号线655。如所描绘，fet651为p型fet或pfet，其具有连接到输出信号线657的源极/漏极(例如，漏极)，而fet653为n型fet或nfet，其具有连接到输出信号线657的源极/漏极(例如，漏极)。举例来说，输入信号线655可连接到信号线474中的一者，而输出信号线657可连接到输出信号线464。
第二pfet659具有连接到电压节点663(例如，经配置以接收供应电压，例如vcc)的源极/漏极(例如，源极)。第二pfet659具有连接到第一pfet651的源极/漏极(例如，源极)的源极/漏极(例如，漏极)。第二nfet661具有连接到电压节点663(例如，经配置以接收参考电压，例如vss、接地或0v)的源极/漏极(例如，源极)。第二nfet661具有连接到第一nfet653的源极/漏极(例如，源极)的源极/漏极(例如，漏极)。
在三态反相器588a中，第二pfet659的控制栅极可连接到信号线669，所述信号线可经配置以从延迟元件478接收时钟信号，而第二nfet661的控制栅极可经连接以接收反相器667的输出，所述反相器可具有连接到信号线669的输入。在三态反相器588b中，第二pfet659的控制栅极可经连接以接收反相器667的输出，所述反相器可具有连接到信号线669的输入，所述信号线可经配置以从延迟元件478接收时钟信号，而第二nfet661的控制栅极可连接到信号线669。
在图6a到6b的实例中，三态反相器588a可经配置以在于信号线669上接收的时钟信号具有逻辑高电平时将高阻抗提供到信号线657且在于信号线669上接收的时钟信号具有逻辑低电平时提供表示存在于信号线655上的经反相逻辑电平的输出。相反地，三态反相器588b可经配置以在于信号线669上接收的时钟信号具有逻辑低电平时将高阻抗提供到信号线657且在于信号线669上接收的时钟信号具有逻辑高电平时提供表示存在于信号线655上的经反相逻辑电平的输出。
图7a是图5a的数据串行器554a的时序图。时钟信号rdclk(为方便起见而描绘两次)可表示在输入信号线468上接收以去往时钟分频器466的时钟信号。时钟信号oclk[y:0]可表示时钟分频器466的输出信号线470上的时钟信号。dq可表示在输出信号线464上提供的数据值。在时间t0处，当邻近时钟信号oclk[0]及oclk[7]均为逻辑高电平时，输出信号线464可呈现表示输入数据值fifo_data[0]的数据值的数据值b0。在时间t1处，当邻近时钟信号oclk[1]及oclk[0]均为逻辑高电平时，输出信号线464可呈现表示输入数据值fifo_data[1]的数据值的数据值b1。在时间t2处，当邻近时钟信号oclk[2]及oclk[1]均为逻辑高电平时，输出信号线464可呈现表示输入数据值fifo_data[2]的数据值的数据值b2等等。图7a的时序图可为概念性的，且可假定(举例来说)其中在多路复用器460的输入与输出之间不存在任何延迟的条件。
在图5a的数据串行器554a中，在输入数据值fifo_data[y:0]与输出信号线464之间存在由八个不同启用信号(例如，时钟信号oclk[y:0])的组合控制的八个不同路径，所述八个不同启用信号由单个输入时钟信号产生，且在所述输入时钟信号(例如，时钟信号rdclk)的每半个时钟循环进行切换。由于抖动量增加，因此传播延迟中的任何路径间变化可不利地影响输出数据dq的数据窗及工作循环。各种实施例力图减轻抖动。
图7b是图5b的数据串行器554b的时序图。针对图7b的实例，图5b的三态反相器588可各自具有图6a的三态反相器588a的配置。时钟信号rdclk(为方便起见而描绘两次)可表示在输入信号线468上接收以去往时钟分频器466的时钟信号。时钟信号oclk[y:0]可表示时钟分频器466的输出信号线470上的时钟信号。上升数据可表示在信号线4740上提供的数据值(例如，偶数数据值)，且下降数据可表示在信号线4741上提供的数据值(例如，奇数数据值)。在图5b的实例中，上升数据可对应于偶数数据值fifo_data[0]、fifo_data[2]、fifo_data[4]及fifo_data[6]，而下降数据可对应于奇数数据值fifo_data[1]、fifo_data[3]、fifo_data[5]及fifo_data[7]。dq可表示在输出信号线464上提供的数据值。图7b的时序图可为概念性的，且可假定(举例来说)其中在多路复用器472的输入与多路复用器476的输出之间不存在任何延迟的条件。
在时间t0到t2处，响应于时钟信号oclk[0]具有逻辑高电平，输出信号线4740可呈现表示输入数据值fifo_data[0]的数据值的数据值b0。在时间t2到t4处，响应于时钟信号oclk[2]具有逻辑高电平，输出信号线4740可呈现表示输入数据值fifo_data[2]的数据值的数据值b2。在时间t4到t6处，响应于时钟信号oclk[4]具有逻辑高电平，输出信号线4740可呈现表示输入数据值fifo_data[4]的数据值的数据值b4。在时间t6到t8处，响应于时钟信号oclk[6]具有逻辑高电平，输出信号线4740可呈现表示输入数据值fifo_data[0]的数据值的数据值b6。此过程可接着针对下一组数据值(例如，来自不同多个数据字)进行重复。
类似地，在时间t1到t3处，响应于时钟信号oclk[1]具有逻辑高电平，输出信号线4741可呈现表示输入数据值fifo_data[1]的数据值的数据值b1。在时间t3到t5处，响应于时钟信号oclk[3]具有逻辑高电平，输出信号线4741可呈现表示输入数据值fifo_data[3]的数据值的数据值b3。在时间t5到t7处，响应于时钟信号oclk[5]具有逻辑高电平，输出信号线4741可呈现表示输入数据值fifo_data[5]的数据值的数据值b5。在时间t7到t9处，响应于时钟信号oclk[7]具有逻辑高电平，输出信号线4741可呈现表示输入数据值fifo_data[7]的数据值的数据值b7。此过程可接着针对下一组数据值(例如，来自不同多个数据字)进行重复。
在产生上升数据(例如，偶数数据)及下降数据(例如，奇数数据)的情况下，多路复用器476可响应于时钟信号rdclk(例如，分别响应于时钟信号rdclk转变的上升或下降(例如，时钟边缘))而将上升数据及下降数据中的一者或另一者交替地提供到输出信号线464。延迟件478可经配置以延迟输入时钟信号rdclk来将在多路复用器476处接收的经延迟时钟信号rdclk与在信号线4740及/或4741上提供的数据值之间的转变对准。
在图5b的数据串行器554b中，在输入数据值fifo_data[0]、fifo_data[2]、fifo_data[4]及fifo_data[6]与输出信号线4740之间存在由四个不同启用信号(例如，时钟信号oclk[0]、oclk[2]、oclk[4]及oclk[6])的组合控制的四个不同路径，所述四个不同启用信号由单个输入时钟信号产生，且在所述输入时钟信号(例如，时钟信号rdclk)的每一个时钟循环进行切换。类似地，在输入数据值fifo_data[1]、fifo_data[3]、fifo_data[5]及fifo_data[7]与输出信号线4741之间存在由四个不同启用信号(例如，时钟信号oclk[1]、oclk[3]、oclk[5]及oclk[7])的组合控制的四个不同路径，所述四个不同启用信号由单个输入时钟信号产生，且在所述输入时钟信号(例如，时钟信号rdclk)的每一个时钟循环进行切换。然而，跨越多路复用器476而从上升数据及下降数据到输出数据dq的路径由单个启用信号(例如，时钟信号rdclk)控制，所述单个启用信号可被延迟。相比于相关技术，此可促进抖动的减轻，这是因为2:1多路复用器476可掩蔽来自8:2多路复用器472的抖动的任何效应，使得可有效地将抖动源限制于仅两个路径(例如，上升数据到dq及下降数据到dq)而非在相关技术的实例中针对八个输入数据值fifo_data[7:0]的八个路径。
在输入数据值的数目为更高的情况下，此减轻可更为显著。举例来说，如果输入数据值的数目为十六个，那么图4a的数据串行器454a的多路复用器460可为16:1多路复用器，其具有由十六个不同启用信号的组合控制的十六个数据路径。相比来说，在此实例中尽管图4b的多路复用器472可为16:2多路复用器，但多路复用器476可仍为2:1多路复用器，此可再次将抖动源有效地限制于仅两个路径。
图8是根据一实施例的操作存储器的方法的流程图。在801处，接收多个数据值。多个数据值可对应于多个数据字的特定数位(例如，位)位置。数据字可各自含有多个数位位置。数位位置的数目可与用于跨越i/o总线134而输出数据(例如，并行数据)的输出节点358的数目对应。
在803处将表示多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时将表示多个数据值中的第二数据值子集的数据值的数据值依序提供到第二信号线。举例来说，第一数据值子集可对应于多个数据值中的偶数数据值，而第二数据值子集可对应于多个数据值中的奇数数据值，或反之亦然。第一信号线可对应于y:2多路复用器472的输出信号线4740，且第二信号线可对应于y:2多路复用器472的输出信号线4741。表示第一数据值子集的数据值的数据值可为第一数据值子集的经反相数据值，且表示第二数据值子集的数据值的数据值可为第二数据值子集的经反相数据值。
在805处，将表示第一数据值子集的经依序提供数据值的数据值及表示第二数据值子集的经依序提供数据值的数据值以交替方式提供到第三信号线。举例来说，可将表示来自第一信号线的第一数据值的数据值提供到第三信号线，接着可将表示来自第二信号线的第一数据值的数据值提供到第三信号线，接着可将表示来自第一信号线的第二数据值的数据值提供到第三信号线，接着可将表示来自第二信号线的第二数据值的数据值提供到第三信号线等等。第三信号线可对应于多路复用器476的输出信号线464。第一数据值子集可与多个数据值中的将响应于时钟信号的特定转变(例如，上升或下降)而被提供到第三信号线的数据值对应，而第二数据值子集可与多个数据值中的将响应于时钟信号的不同转变(例如，分别下降或上升)而被提供到第三信号线的数据值对应。
图9是根据另一实施例的操作存储器的方法的流程图。在921处，接收多个数据值。多个数据值可对应于多个数据字的特定数位(例如，位)位置。数据字可各自含有多个数位位置。数位位置的数目可与用于跨越i/o总线134而输出数据(例如，并行数据)的输出节点358的数目对应。
在923处，从第一时钟信号产生多个时钟信号。第一时钟信号可表示被提供到时钟分频器466的读取时钟信号rdclk，所述读取时钟信号可表示从外部装置(例如，处理器130)接收的读取启用信号(re#)或读取启用信号的副本。多个时钟信号可表示由时钟分频器466产生且在输出信号线470上被提供到y:2多路复用器472的时钟信号oclk[y:0]。
在925处，响应于多个时钟信号中的第一时钟信号子集而将表示多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时响应于多个时钟信号中的第二时钟信号子集而将多个数据值中的第二数据值子集的数据值依序提供到第二信号线。举例来说，第一时钟信号子集可对应于多个时钟信号中的偶数时钟信号(例如，时钟信号oclk[0]、oclk[2]、oclk[4]等等)，而第二时钟信号子集可对应于多个时钟信号中的奇数时钟信号(例如，时钟信号oclk[1]、oclk[3]、oclk[5]等等)，或反之亦然。另外，第一数据值子集可对应于多个数据值中的偶数数据值，而第二数据值子集可对应于多个数据值中的奇数数据值，或反之亦然。第一信号线可对应于y:2多路复用器472的输出信号线4740，且第二信号线可对应于y:2多路复用器472的输出信号线4741。表示第一数据值子集的数据值的数据值可为第一数据值子集的经反相数据值，而表示第二数据值子集的数据值的数据值可为第二数据值子集的经反相数据值。
在927处，将表示来自第一信号线的经依序提供数据值及来自第二信号线的经依序提供数据值的数据值以交替方式提供到第三数据线。举例来说，可将表示来自第一信号线的第一数据值的数据值提供到第三信号线，接着可将表示来自第二信号线的第一数据值的数据值提供到第三信号线，接着可将表示来自第一信号线的第二数据值的数据值提供到第三信号线，接着可将表示来自第二信号线的第二数据值的数据值提供到第三信号线等等。第三信号线可对应于2:1多路复用器476的输出信号线464。第一数据值子集可与多个数据值中的将响应于第一时钟信号的特定转变(例如，上升或下降)而被提供到第三信号线的数据值对应，而第二数据值子集可与多个数据值中的将响应于第一时钟信号的不同转变(例如，分别下降或上升)而被提供到第三信号线的数据值对应。将数据值提供到第三数据线可响应于经延迟第一时钟信号。表示来自第一信号线的经依序提供数据值的数据值可为来自第一信号线的经依序提供数据值的经反相数据值，且表示来自第二信号线的经依序提供数据值的数据值可为来自第二信号线的经依序提供数据值的经反相数据值。
总结
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。
1.一种设备，其包括：
第一多路复用器，其包括多个输入信号线、第一输出信号线及第二输出信号线，其中所述多个输入信号线中的每一输入信号线经配置以接收将从所述设备输出的数据值，且其中所述第一多路复用器经配置以将表示所述多个输入信号线中的第一输入信号线子集的所述数据值的数据值提供到所述第一输出信号线且将表示所述多个输入信号线中的第二输入信号线子集的所述数据值的数据值提供到所述第二输出信号线；
第二多路复用器，其包括第一输入信号线、第二输入信号线及输出信号线，其中所述第二多路复用器的所述第一输入信号线经配置以接收来自所述第一多路复用器的所述第一输出信号线的所述数据值，其中所述第二多路复用器的所述第二输入信号线经配置以接收来自所述第一多路复用器的所述第二输出信号线的所述数据值，且其中所述第二多路复用器经配置以选择性地将表示来自其第一输入信号线或其第二输入信号线的所述数据值的数据值提供到其输出信号线；及
输出节点，其经配置以接收来自所述第二多路复用器的所述输出信号线的数据值。
2.根据权利要求1所述的设备，其进一步包括：
时钟分频器，其经配置以接收第一时钟信号且响应于所述第一时钟信号而产生多个时钟信号；
其中所述多个时钟信号中的每一时钟信号彼此移相。
3.根据权利要求2所述的设备，其中所述第一多路复用器经配置以响应于所述多个时钟信号来将表示所述第一输入信号线子集的所述数据值的所述数据值依序提供到所述第一输出信号线且将表示所述第二输入信号线子集的所述数据值的所述数据值依序提供到所述第二输出信号线，且其中所述第二多路复用器经配置以响应于所述第一时钟信号来将表示来自所述第一多路复用器的所述第一输出信号线及所述第二输出信号线的所述数据值的数据值以交替方式提供到所述第二多路复用器的输出信号线。
4.根据权利要求3所述的设备，其进一步包括用以延迟所述第一时钟信号的延迟件，且其中所述第二多路复用器响应于所述经延迟第一时钟信号。
5.根据权利要求2所述的设备，其中所述多个时钟信号中的每一时钟信号具有相同频率及相同工作循环。
6.根据权利要求2所述的设备，其中所述多个时钟信号含有n个时钟信号，且其中所述时钟分频器经配置以产生所述多个时钟信号，使得所述n个时钟信号中的每一时钟信号具有2/n的工作循环，所述n个时钟信号中的每一时钟信号具有为所述第一时钟信号的频率的2/n倍的频率，且所述n个时钟信号中的所述时钟信号彼此移相360/n度。
7.根据权利要求6所述的设备，其中所述第一多路复用器为n:2多路复用器。
8.根据权利要求7所述的设备，其中所述n:2多路复用器被配置为两个(n/2):1多路复用器。
9.根据权利要求1所述的设备，其中所述第一多路复用器包括：
第一组合逻辑，其连接于所述第一多路复用器的所述第一输出信号线与所述第一输入信号线子集之间；及
第二组合逻辑，其连接于所述第一多路复用器的所述第二输出信号线与所述第二输入信号线子集之间。
10.根据权利要求9所述的设备，其中所述第一组合逻辑与所述第二组合逻辑具有相同配置。
11.根据权利要求9所述的设备，其中所述第一组合逻辑的第一层级包括第一多个逻辑门，所述第一多个逻辑门各自经配置以响应于所述第一输入信号线子集的相应输入数据值及多个时钟信号中的第一时钟信号子集的对应相应时钟信号，且其中所述第二组合逻辑的第一层级包括第二多个逻辑门，所述第二多个逻辑门各自经配置以响应于所述第二输入信号线子集的相应输入数据值及所述多个时钟信号中的第二时钟信号子集的对应相应时钟信号。
12.根据权利要求1所述的设备，其中所述第二多路复用器包括：
第一三态反相器，其具有经连接以接收来自所述第一多路复用器的所述第一输出信号线的数据值的输入，且具有连接到所述第二多路复用器的所述输出信号线的输出；及
第二三态反相器，其具有经连接以接收来自所述第一多路复用器的所述第二输出信号线的数据值的输入，且具有连接到所述第二多路复用器的所述输出信号线的输出。
13.根据权利要求12所述的设备，其中所述第一三态反相器经配置以响应于时钟信号具有第一逻辑电平而将经反相的所接收数据值提供到其输出且响应于所述时钟信号具有第二逻辑电平而在其输出上提供高阻抗，并且其中所述第二三态反相器经配置以响应于所述时钟信号具有所述第二逻辑电平而将经反相的所接收数据值提供到其输出且响应于所述时钟信号具有所述第一逻辑电平而在其输出上提供高阻抗。
14.根据权利要求12所述的设备，其进一步包括反相器，其中所述第一三态反相器与所述第二三态反相器具有相同配置，且其中所述反相器连接于所述第一三态反相器的时钟输入与所述第二三态反相器的时钟输入之间。
15.根据权利要求1所述的设备，其进一步包括：
存储器单元阵列；
页缓冲器，其经配置以存储从所述存储器单元阵列感测的数据值；及
先进先出，其经配置以从所述页缓冲器接收若干多个数据值且在先进先出基础上将所述所接收若干多个数据值提供到所述第一多路复用器的所述多个输入信号线。
16.根据权利要求15所述的设备，其中所述若干多个数据值中的每一多个数据值中的所述数据值与存储于所述页缓冲器中的相应多个数据字的特定数位位置对应。
17.一种方法，其包括：
接收多个数据值；
将表示所述多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时将表示所述多个数据值中的第二数据值子集的数据值的数据值依序提供到第二信号线；及
将表示来自所述第一信号线的所述经依序提供数据值的数据值及表示来自所述第二信号线的所述经依序提供数据值的数据值以交替方式提供到第三信号线。
18.根据权利要求17所述的方法，其中将表示所述第一数据值子集的所述数据值的所述数据值依序提供到所述第一信号线包括将表示所述多个数据值中的偶数数据值的数据值依序提供到所述第一信号线，且其中将表示所述第二数据值子集的所述数据值的所述数据值依序提供到所述第二信号线包括将表示所述多个数据值中的奇数数据值的数据值依序提供到所述第二信号线。
19.根据权利要求17所述的方法，其进一步包括响应于多个时钟信号中的第一时钟信号子集而将表示所述第一数据值子集的所述数据值的所述数据值依序提供到所述第一信号线，且响应于所述多个时钟信号中的第二时钟信号子集而将表示所述第二数据值子集的所述数据值的所述数据值依序提供到所述第二信号线。
20.根据权利要求17所述的方法，其进一步包括响应于第一时钟信号而产生多个时钟信号，以及响应于所述第一时钟信号而将表示来自所述第一信号线的所述经依序提供数据值的所述数据值及表示来自所述第二信号线的所述经依序提供数据值的所述数据值以所述交替方式提供到所述第三信号线。
21.根据权利要求20所述的方法，其进一步包括延迟所述第一时钟信号，且响应于所述经延迟第一时钟信号而将表示来自所述第一信号线的所述经依序提供数据值的所述数据值及表示来自所述第二信号线的所述经依序提供数据值的所述数据值以所述交替方式提供到所述第三信号线。
22.根据权利要求20所述的方法，其中产生所述多个时钟信号包括产生n个时钟信号，使得所述n个时钟信号中的每一时钟信号具有2/n的工作循环，所述n个时钟信号中的每一时钟信号具有为所述第一时钟信号的频率的2/n倍的频率，且所述n个时钟信号中的所述时钟信号彼此移相360/n度。
23.根据权利要求22所述的方法，其中响应于第一时钟信号子集而将表示所述第一数据值子集的所述数据值的所述数据值依序提供到所述第一信号线包括响应于所述多个时钟信号中的偶数时钟信号而将表示所述第一数据值子集的所述数据值的所述数据值依序提供到所述第一信号线，且其中响应于第二时钟信号子集而将表示所述第二数据值子集的所述数据值的所述数据值依序提供到所述第二信号线包括响应于所述多个时钟信号中的奇数时钟信号而将表示所述第二数据值子集的所述数据值的所述数据值依序提供到所述第二信号线。
24.根据权利要求17所述的方法，其中接收所述多个数据值包括接收与多个数据字的特定数位位置对应的数据值。
25.根据权利要求17所述的方法，其中将表示所述第一数据值子集的所述数据值的所述数据值依序提供到所述第一信号线包括依序提供所述第一数据值子集的经反相数据值，且其中将表示所述第二数据值子集的所述数据值的所述数据值依序提供到所述第二信号线包括依序提供所述第二数据值子集的经反相数据值。
26.根据权利要求17所述的方法，其中提供表示来自所述第一信号线的所述经依序提供数据值的所述数据值包括提供来自所述第一信号线的所述经依序提供数据值的经反相数据值，且其中提供表示来自所述第二信号线的所述经依序提供数据值的所述数据值包括提供来自所述第二信号线的所述经依序提供数据值的经反相数据值。
27.一种方法，其包括：
接收多个数据值；
从第一时钟信号产生多个时钟信号；
响应于所述多个时钟信号中的第一时钟信号子集而将表示所述多个数据值中的第一数据值子集的数据值的数据值依序提供到第一信号线，同时响应于所述多个时钟信号中的第二时钟信号子集而将表示所述多个数据值中的第二数据值子集的数据值的数据值依序提供到第二信号线；及
响应于所述第一时钟信号而将表示来自所述第一信号线的所述经依序提供数据值的数据值及表示来自所述第二信号线的所述经依序提供数据值的数据值以交替方式提供到第三信号线。
28.根据权利要求27所述的方法，其进一步包括：
接收第二多个数据值；
响应于所述第一时钟信号子集而将表示所述第二多个数据值中的第一数据值子集的数据值的数据值依序提供到所述第一信号线，同时响应于所述第二时钟信号子集而将表示所述第二多个数据值中的第二数据值子集的数据值的数据值依序提供到所述第二信号线；及
响应于所述第一时钟信号而将表示来自所述第一信号线的这些经依序提供数据值的数据值及表示来自所述第二信号线的这些经依序提供数据值的数据值以交替方式提供到所述第三信号线。
技术总结