相关申请的交叉引用
本申请要求于2018年12月3日提交的申请号为10-2018-0153937的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及执行自动预充电操作的半导体器件。
背景技术：
半导体器件执行写入操作以用于将数据储存到单元阵列中，或者执行读取操作以用于输出储存在单元阵列中的数据。如果执行写入操作或者读取操作，则半导体器件可以在接收或输出具有一个或多个比特位的数据之后执行自动预充电操作，所述比特位的数量根据突发长度来设置。
技术实现要素：
根据一个实施例，一种半导体器件包括输入/输出(i/o)控制信号发生电路、管道电路和自动预充电信号发生电路。i/o控制信号发生电路基于存储体模式和突发长度来产生输入控制信号、输出控制信号和内部输出控制信号。管道电路基于输入控制信号来锁存内部命令/地址信号，以及基于输出控制信号来输出被锁存的内部命令/地址信号作为锁存信号，以及基于内部输出控制信号来输出被锁存的内部命令/地址信号作为内部锁存信号。自动预充电信号发生电路基于存储体模式和突发长度来从锁存信号和内部锁存信号产生自动预充电信号。
根据另一实施例，一种半导体器件包括输入/输出(i/o)控制信号发生电路、管道电路和自动预充电信号发生电路。i/o控制信号发生电路基于写入信号来产生写入输入控制信号，以及基于写入标志和内部写入标志来产生写入输出控制信号和内部写入输出控制信号。管道电路与写入输入控制信号同步以锁存内部命令/地址信号，以及与写入输出控制信号同步，以输出被锁存的内部命令/地址信号作为写入锁存信号，并且被配置为与内部写入输出控制信号同步以输出被锁存的内部命令/地址信号作为内部写入锁存信号。在存储体组模式中，自动预充电信号发生电路基于内部写入锁存信号来产生写入自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作，并且如果半导体器件转变到不同的存储体模式，则自动预充电信号发生电路基于写入锁存信号来产生写入自动预充电信号。
根据又一实施例，一种半导体器件包括输入/输出(i/o)控制信号发生电路、管道电路和自动预充电信号发生电路。i/o控制信号发生电路基于读取信号来产生读取输入控制信号，以及基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出控制信号。管道电路与读取输入控制信号同步，以锁存内部命令/地址信号，以及与读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为读取锁存信号，并且被配置为与内部读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部读取锁存信号。在存储体组模式中，自动预充电信号发生电路基于内部读取锁存信号来产生读取自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作；并且如果半导体器件转变到不同的存储体模式，则基于读取锁存信号来产生读取自动预充电信号。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的框图。
图2是示出了图1的半导体器件中所包括的写入输入控制信号发生电路的示例的电路图。
图3示出了图1的半导体器件中所包括的读取输入控制信号发生电路的示例。
图4示出了图1的半导体器件中所包括的写入输出控制信号发生电路的示例。
图5示出了图1的半导体器件中所包括的内部写入输出控制信号发生电路的示例。
图6示出了图1的半导体器件中所包括的读取输出控制信号发生电路的示例。
图7示出了图1的半导体器件中所包括的内部读取输出控制信号发生电路的示例。
图8是示出图1的半导体器件中所包括的第一写入管道组的示例的框图。
图9是示出图8的第一写入管道组中所包括的第一写入管道的示例的电路图。
图10是示出图1的半导体器件中所包括的第二写入管道组的示例的框图。
图11是示出图1的半导体器件中所包括的读取管道组的示例的框图。
图12是示出图1的半导体器件中所包括的自动预充电信号发生电路的示例的框图。
图13是示出图12的自动预充电信号发生电路中所包括的选择信号发生电路的示例的电路图。
图14是示出图12的自动预充电信号发生电路中所包括的预充电信号发生电路的示例的电路图。
图15示出了图12的自动预充电信号发生电路中所包括的自动预充电信号输出电路的示例。
图16是示出图1至图15中所示的半导体器件的操作的时序图。
图17是示出采用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
以下将参考附图来描述本公开的各种实施例。然而，本文描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
包括多个存储体的半导体器件可以提供各种存储体模式，诸如存储体组模式、8存储体模式和16存储体模式。多个存储体可以构成存储体组。例如，四个存储体可以构成一个存储体组。在存储体组模式中，可以通过一个命令来执行针对存储体组中所包括的一个存储体的列操作。在8存储体模式中，可以通过一个命令来顺序地执行针对两个不同存储体组中分别包括的两个存储体的列操作。在16存储体模式中，可以通过一个命令来顺序地执行针对四个不同存储体组中分别包括的四个存储体的列操作。在存储体组模式中，可以分别根据突发长度执行列操作。例如，如果在存储体组模式中突发长度被设置为‘16’，则一次可以执行针对16比特位数据的列操作。然而，如果在存储体组模式中突发长度被设置为‘32’，则可以首先执行针对16比特位数据的第一列操作，并且可以在第一列操作终止时、在经过了冒泡时段(bubbleperiod)之后执行针对其余的16比特位数据的第二列操作。冒泡时段可以是另一个存储体组的列操作的持续时间。例如，当在突发长度被设置为‘32’的情况下在存储体组模式中执行读取操作或写入操作时，冒泡时段可以是这样的时间长度：在针对第一16比特位数据的列操作执行之后，在该时间长度中执行针对第二16比特位数据的列操作。仅当在存储体组模式中突发长度被设置为‘32’时才需要冒泡时段。冒泡时段可以被设置为用于执行针对16比特位数据的列操作的时间段。在冒泡时段期间，也可以是执行针对另一存储体的列操作。在这种情况下，可以使用冒泡时段来顺序地执行针对多个存储体的多个列操作。
如图1中所示，根据一个实施例的半导体器件1可以包括命令解码器2、标志发生电路3、输入/输出(i/o)控制信号发生电路4、管道电路5、自动预充电信号发生电路6和自动预充电控制电路7。
命令解码器2可以将命令/地址信号ca<1:l>解码以产生写入信号ewt和读取信号ert。可以产生写入信号ewt以执行写入操作。可以产生读取信号ert以执行读取操作。用于产生写入信号ewt或读取信号ert的命令/地址信号ca<1:l>的逻辑电平组合可以根据实施例而被设置得不同。
标志发生电路3可以响应于写入信号ewt来产生写入标志wttf和内部写入标志iwttf。在写入信号ewt产生以执行写入操作之后且当经过了第一写入延迟时段时，标志发生电路3可以产生写入标志wttf。在写入信号ewt产生以执行写入操作之后且当经过了第二写入延迟时段时，标志发生电路3还可以产生内部写入标志iwttf。可以通过写入潜伏时间来设置第一写入延迟时段。可以通过写入潜伏时间和突发长度来设置第二写入延迟时段。当在写入标志wttf产生之后经过了写入标志延迟时段时，可以产生内部写入标志iwttf。用于产生内部写入标志iwttf的写入标志延迟时段可以根据实施例而被设置得不同。例如，当在存储体组模式中突发长度被设置为‘32’的情况下，写入标志延迟时段可以被设置为接收32比特位数据以便执行写入操作所需的时段。
标志发生电路3可以响应于读取信号ert来产生读取标志rdtf和内部读取标志irdtf。当在读取信号ert产生以执行读取操作之后经过了第一读取延迟时段时，标志发生电路3可以产生读取标志rdtf。当在读取信号ert产生以执行读取操作之后经过了第二读取延迟时段时，标志发生电路3还可以产生内部读取标志irdtf。第一读取延迟时段可以根据实施例而被设置得不同。标志发生电路3可以与读取信号ert同步地产生读取标志rdtf。在从读取标志rdtf产生的时间点开始经过了读取标志延迟时段之后，可以产生内部读取标志irdtf。用于产生内部读取标志irdtf的读取标志延迟时段可以根据实施例而被设置得不同。例如，当在存储体组模式中突发长度被设置为‘32’的情况下，读取标志延迟时段可以被设置为接收32比特位数据以便执行读取操作所需的时段。
i/o控制信号发生电路4可以基于写入信号ewt、写入标志wttf和内部写入标志iwttf来产生第一写入输入控制信号至第四写入输入控制信号wpin<1:4>、第一写入输出控制信号至第四写入输出控制信号wpout<1:4>、以及第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>。i/o控制信号发生电路4可以基于读取信号ert、读取标志rdtf和内部读取标志irdtf来产生第一读取输入控制信号和第二读取输入控制信号rpin<1:2>、第一读取输出控制信号和第二读取输出控制信号rpout<1:2>、以及第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>。i/o控制信号发生电路4可以包括写入输入控制信号发生电路41、读取输入控制信号发生电路42、写入输出控制信号发生电路43、内部写入输出控制信号发生电路44、读取输出控制信号发生电路45、和内部读取输出控制信号发生电路46。
每当产生写入信号ewt时，写入输入控制信号发生电路41可以顺序地且反复地产生第一写入输入控制信号至第四写入输入控制信号wpin<1:4>。例如，如果第一次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第一写入输入控制信号wpin<1>，如果第二次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第二写入输入控制信号wpin<2>，如果第三次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第三写入输入控制信号wpin<3>，如果第四次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第四写入输入控制信号wpin<4>，并且如果第五次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第一写入输入控制信号wpin<1>，并且依此类推。稍后将参考图2更全面地描述写入输入控制信号发生电路41的配置和操作。
每当产生读取信号ert时，读取输入控制信号发生电路42可以交替地产生第一读取输入控制信号和第二读取输入控制信号rpin<1:2>。例如，如果第一次产生读取信号ert，则读取输入控制信号发生电路42可以产生第一读取输入控制信号rpin<1>，如果第二次产生读取信号ert，则读取输入控制信号发生电路42可以产生第二读取输入控制信号rpin<2>，并且如果第三次产生读取信号ert，则读取输入控制信号发生电路42可以产生第一读取输入控制信号rpin<1>，并且依此类推。稍后将参考图3更全面地描述读取输入控制信号发生电路42的配置和操作。
每当产生写入标志wttf时，写入输出控制信号发生电路43可以顺序地且反复地产生第一写入输出控制信号至第四写入输出控制信号wpout<1:4>。例如，如果第一次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第一写入输出控制信号wpout<1>，如果第二次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第二写入输出控制信号wpout<2>，如果第三次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第三写入输出控制信号wpout<3>，如果第四次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第四写入输出控制信号wpout<4>，并且如果第五次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第一写入输出控制信号wpout<1>，并且依此类推。稍后将参考图4更全面地描述写入输出控制信号发生电路43的配置和操作。
内部写入输出控制信号发生电路44可以基于操作模式信号4bg和突发操作模式信号4bg_bl32从内部写入标志iwttf产生第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>。操作模式信号4bg可以包括关于半导体器件1是否进入存储体组模式的信息。突发操作模式信号4bg_bl32可以包括关于在存储体组模式中是否以突发长度‘32’来执行写入操作的信息。当在存储体组模式中以突发长度‘32’来执行写入操作的情况下，每当产生内部写入标志iwttf时，内部写入输出控制信号发生电路44可以顺序地且反复地产生第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>。例如，如果第一次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第一内部写入输出控制信号iwpout<1>，如果第二次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第二内部写入输出控制信号iwpout<2>，如果第三次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第三内部写入输出控制信号iwpout<3>，如果第四次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第四内部写入输出控制信号iwpout<4>，并且如果第五次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第一内部写入输出控制信号iwpout<1>，并且依此类推。稍后将参考图5更全面地描述内部写入输出控制信号发生电路44的配置和操作。
每当产生读取标志rdtf时，读取输出控制信号发生电路45可以交替地产生第一读取输出控制信号和第二读取输出控制信号rpout<1:2>。例如，如果第一次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第一读取输出控制信号rpout<1>，如果第二次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第二读取输出控制信号rpout<2>，并且如果第三次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第一读取输出控制信号rpout<1>，并且依此类推。稍后将参考图6更全面地描述读取输出控制信号发生电路45的配置和操作。
内部读取输出控制信号发生电路46可以基于操作模式信号4bg和突发操作模式信号4bg_bl32从内部读取标志irdtf产生第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>。当在存储体组模式中以突发长度‘32’来执行读取操作的情况下，每当产生内部读取标志irdtf时，内部读取输出控制信号发生电路46可以交替地产生第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>。例如，如果第一次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第一内部读取输出控制信号irpout<1>，如果第二次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第二内部读取输出控制信号irpout<2>，并且如果第三次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第一内部读取输出控制信号irpout<1>，并且依此类推。稍后将参考图7更全面地描述内部读取输出控制信号发生电路46的配置和操作。
管道电路5可以基于第一写入输入控制信号至第四写入输入控制信号wpin<1:4>来储存内部命令/地址信号icaf<k>，并且可以基于第一写入输出控制信号至第四写入输出控制信号wpout<1:4>以及第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>来输出所储存的内部命令/地址信号icaf<k>作为第一写入锁存信号ap_wr1、第一内部写入锁存信号iap_wr1、第二写入锁存信号ap_wr2和第二内部写入锁存信号iap_wr2中的一个。管道电路5还可以基于第一读取输入控制信号和第二读取输入控制信号rpin<1:2>来储存内部命令/地址信号icaf<k>，并且可以基于第一读取输出控制信号和第二读取输出控制信号rpout<1:2>或第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>来输出所储存的内部命令/地址信号icaf<k>作为读取锁存信号ap_rd或内部读取锁存信号iap_rd。
管道电路5可以包括第一写入管道组51、第二写入管道组52和读取管道组53。
第一写入管道组51可以基于第一写入输入控制信号和第二写入输入控制信号wpin<1:2>来储存内部命令/地址信号icaf<k>，并且可以基于第一写入输出控制信号和第二写入输出控制信号wpout<1:2>来输出所储存的内部命令/地址信号icaf<k>作为第一写入锁存信号ap_wr1、或者可以基于第一内部写入输出控制信号和第二内部写入输出控制信号iwpout<1:2>来输出所储存的内部命令/地址信号icaf<k>作为第一内部写入锁存信号iap_wr1。稍后将参考图8和图9更全面地描述第一写入管道组51的配置和操作。
第二写入管道组52可以基于第三写入输入控制信号和第四写入输入控制信号wpin<3:4>来储存内部命令/地址信号icaf<k>，并且可以基于第三写入输出控制信号和第四写入输出控制信号wpout<3:4>来输出所储存的内部命令/地址信号icaf<k>作为第二写入锁存信号ap_wr2、或者可以基于第三内部写入输出控制信号和第四内部写入输出控制信号iwpout<3:4>来输出所储存的内部命令/地址信号icaf<k>作为第二内部写入锁存信号iap_wr2。稍后将参考图10更全面地描述第二写入管道组52的配置和操作。
读取管道组53可以基于第一读取输入控制信号和第二读取输入控制信号rpin<1:2>来储存内部命令/地址信号icaf<k>，并且可以基于第一读取输出控制信号和第二读取输出控制信号rpout<1:2>来输出所储存的内部命令/地址信号icaf<k>作为读取锁存信号ap_rd、或者可以基于第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>来输出所储存的内部命令/地址信号icaf<k>作为内部读取锁存信号iap_rd。稍后将参考图11更全面地描述读取管道组53的配置和操作。
自动预充电信号发生电路6可以基于写入标志wttf、内部写入标志iwttf、读取标志rdtf、内部读取标志irdtf、操作模式信号4bg、第一写入输出控制信号至第四写入输出控制信号wpout<1:4>、第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>、第一读取输出控制信号和第二读取输出控制信号rpout<1:2>、第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>、第一突发模式信号bl16和第二突发模式信号bl32，从第一写入锁存信号ap_wr1、第一内部写入锁存信号iap_wr1、第二写入锁存信号ap_wr2、第二内部写入锁存信号iap_wr2、读取锁存信号ap_rd和内部读取锁存信号iap_rd来产生写入自动预充电信号ap_wre或读取自动预充电信号ap_rde。稍后将参考图12至图15更全面地描述自动预充电信号发生电路6的配置和操作。
自动预充电控制电路7可以基于写入自动预充电信号ap_wre、读取自动预充电信号ap_rde和存储体地址ba<1:n>来执行自动预充电操作。如果产生写入自动预充电信号ap_wre，则自动预充电控制电路7可以在由存储体地址ba<1:n>选择的单元阵列的写入操作之后执行自动预充电操作。如果产生读取自动预充电信号ap_rde，则自动预充电控制电路7可以在由存储体地址ba<1:n>选择的单元阵列的读取操作之后执行自动预充电操作。
参考图2，写入输入控制信号发生电路41可以包括写入输入延迟电路211、写入输入时钟发生电路212、第一写入输入锁存器213、第一写入输入控制信号输出电路214、第二写入输入锁存器215、第二写入输入控制信号输出电路216、第三写入输入锁存器217、第三写入输入控制信号输出电路218、第四写入输入锁存器219、第四写入输入控制信号输出电路220和第五写入输入锁存器221。
写入输入延迟电路211可以将写入信号ewt延迟以产生延迟写入信号ewtd。写入输入时钟发生电路212可以从延迟写入信号ewtd产生写入输入时钟信号wiclk。写入输入时钟发生电路212可以将延迟写入信号ewtd延迟以产生写入输入时钟信号wiclk。用于将写入信号ewt延迟的写入输入延迟电路211的延迟时间和用于将延迟写入信号ewtd延迟的写入输入时钟发生电路212的延迟时间可以根据实施例而被设置得不同。可以在从写入信号ewt产生的时间点开始经过了写入输入延迟电路211和写入输入时钟发生电路212的延迟时间之后，产生写入输入时钟信号wiclk。
可以使用具有输出端子q的d触发器来实现第一写入输入锁存器213，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。复位信号rst可以被产生为包括具有逻辑“高”电平的脉冲以执行初始化操作。如果通过在初始化操作之后第一次产生的写入输入时钟信号wiclk将第一写入输入控制信号wpin<1>产生为具有逻辑“高”电平，则第一写入输入锁存器213可以与写入输入时钟信号wiclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一写入输入控制信号输出电路214可以被配置为执行与非操作和反相操作。例如，第一写入输入控制信号输出电路214可以包括与非门nand21和反相器iv21，并且可以基于延迟写入信号ewtd和第一写入输入锁存器213的输出端子q的信号来执行逻辑与操作，以产生第一写入输入控制信号wpin<1>。如果在初始化操作之后第一次产生写入输入时钟信号wiclk并且延迟写入信号ewtd被产生为具有逻辑“高”电平，则第一写入输入控制信号输出电路214可以产生具有逻辑“高”电平的第一写入输入控制信号wpin<1>。
可以使用具有输出端子q的d触发器来实现第二写入输入锁存器215，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的写入输入时钟信号wiclk将第二写入输入控制信号wpin<2>产生为具有逻辑“高”电平，则第二写入输入锁存器215可以与写入输入时钟信号wiclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第二写入输入控制信号输出电路216可以被配置为执行与非操作和反相操作。例如，第二写入输入控制信号输出电路216可以包括与非门nand22和反相器iv22，并且可以基于延迟写入信号ewtd和第二写入输入锁存器215的输出端子q的信号来执行逻辑与操作，以产生第二写入输入控制信号wpin<2>。如果在初始化操作之后第二次产生写入输入时钟信号wiclk并且延迟写入信号ewtd被产生为具有逻辑“高”电平，则第二写入输入控制信号输出电路216可以产生具有逻辑“高”电平的第二写入输入控制信号wpin<2>。
可以使用具有输出端子q的d触发器来实现第三写入输入锁存器217，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第三次产生的写入输入时钟信号wiclk将第三写入输入控制信号wpin<3>产生为具有逻辑“高”电平，则第三写入输入锁存器217可以与写入输入时钟信号wiclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第三写入输入控制信号输出电路218可以被配置为执行与非操作和反相操作。例如，第三写入输入控制信号输出电路218可以包括与非门nand23和反相器iv23，并且可以执行延迟写入信号ewtd和第三写入输入锁存器217的输出端子q的信号的逻辑与操作，以产生第三写入输入控制信号wpin<3>。如果在初始化操作之后第三次产生写入输入时钟信号wiclk并且延迟写入信号ewtd被产生为具有逻辑“高”电平，则第三写入输入控制信号输出电路218可以产生具有逻辑“高”电平的第三写入输入控制信号wpin<3>。
可以使用具有输出端子q的d触发器来实现第四写入输入锁存器219，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第四次产生的写入输入时钟信号wiclk将第四写入输入控制信号wpin<4>产生为具有逻辑“高”电平，则第四写入输入锁存器219可以与写入输入时钟信号wiclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第四写入输入控制信号输出电路220可以被配置为执行与非操作和反相操作。例如，第四写入输入控制信号输出电路220可以包括与非门nand24和反相器iv24，并且可以执行延迟写入信号ewtd和第四写入输入锁存器219的输出端子q的信号的逻辑与操作，以产生第四写入输入控制信号wpin<4>。如果在初始化操作之后第四次产生写入输入时钟信号wiclk并且延迟写入信号ewtd被产生为具有逻辑“高”电平，则第四写入输入控制信号输出电路220可以产生具有逻辑“高”电平的第四写入输入控制信号wpin<4>。
可以使用具有输出端子q的d触发器来实现第五写入输入锁存器221，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第五写入输入锁存器221的输出端子q的信号可以被反馈到第一写入输入锁存器213的输入端子d。
每当产生写入信号ewt时，写入输入控制信号发生电路41可以顺序地且反复地产生第一写入输入控制信号至第四写入输入控制信号wpin<1:4>。如果第一次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第一写入输入控制信号wpin<1>，如果第二次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第二写入输入控制信号wpin<2>，如果第三次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第三写入输入控制信号wpin<3>，如果第四次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第四写入输入控制信号wpin<4>，并且如果第五次产生写入信号ewt，则写入输入控制信号发生电路41可以产生第一写入输入控制信号wpin<1>，并且依此类推。
参考图3，读取输入控制信号发生电路42可以包括读取输入延迟电路31、读取输入时钟发生电路32、第一读取输入锁存器33、第一读取输入控制信号输出电路34、第二读取输入锁存器35、第二读取输入控制信号输出电路36和第三读取输入锁存器37。
读取输入延迟电路31可以将读取信号ert延迟以产生延迟读取信号ertd。读取输入时钟发生电路32可以从延迟读取信号ertd产生读取输入时钟信号riclk。读取输入时钟发生电路32可以将延迟读取信号ertd延迟以产生读取输入时钟信号riclk。用于将读取信号ert延迟的读取输入延迟电路31的延迟时间和用于将延迟读取信号ertd延迟的读取输入时钟发生电路32的延迟时间可以根据实施例而被设置得不同。可以在从读取信号ert产生的时间点开始经过了读取输入延迟电路31和读取输入时钟发生电路32的延迟时间之后产生读取输入时钟信号riclk。
可以使用具有输出端子q的d触发器来实现第一读取输入锁存器33，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。如果通过在初始化操作之后第一次产生的读取输入时钟信号riclk将第一读取输入控制信号rpin<1>产生为具有逻辑“高”电平，则第一读取输入锁存器33可以与读取输入时钟信号riclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一读取输入控制信号输出电路34可以被配置为执行与非操作和反相操作。例如，第一读取输入控制信号输出电路34可以包括与非门nand31和反相器iv31，并且可以基于延迟读取信号ertd和第一读取输入锁存器33的输出端子q的信号来执行逻辑与操作，以产生第一读取输入控制信号rpin<1>。如果在初始化操作之后第一次产生读取输入时钟信号riclk并且延迟读取信号ertd被产生为具有逻辑“高”电平，则第一读取输入控制信号输出电路34可以产生具有逻辑“高”电平的第一读取输入控制信号rpin<1>。
可以使用具有输出端子q的d触发器来实现第二读取输入锁存器35，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的读取输入时钟信号riclk将第二读取输入控制信号rpin<2>产生为具有逻辑“高”电平，则第二读取输入锁存器35可以与读取输入时钟信号riclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第二读取输入控制信号输出电路36可以被配置为执行与非操作和反相操作。例如，第二读取输入控制信号输出电路36可以包括与非门nand32和反相器iv32，并且可以基于延迟读取信号ertd和第二读取输入锁存器35的输出端子q的信号来执行逻辑与操作，以产生第二读取输入控制信号rpin<2>。如果在初始化操作之后第二次产生读取输入时钟信号riclk并且延迟读取信号ertd被产生为具有逻辑“高”电平，则第二读取输入控制信号输出电路36可以产生具有逻辑“高”电平的第二读取输入控制信号rpin<2>。
可以使用具有输出端子q的d触发器来实现第三读取输入锁存器37，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第三读取输入锁存器37的输出端子q的信号可以被反馈到第一读取输入锁存器33的输入端子d。
每当产生读取信号ert时，读取输入控制信号发生电路42可以交替地产生第一读取输入控制信号和第二读取输入控制信号rpin<1:2>。如果第一次产生读取信号ert，则读取输入控制信号发生电路42可以产生第一读取输入控制信号rpin<1>，如果第二次产生读取信号ert，则读取输入控制信号发生电路42可以产生第二读取输入控制信号rpin<2>，如果第三次产生读取信号ert，则读取输入控制信号发生电路42可以产生第一读取输入控制信号rpin<1>，并且依此类推。
参考图4，写入输出控制信号发生电路43可以包括写入输出延迟电路411、写入输出时钟发生电路412、第一写入输出锁存器413、第一写入输出控制信号输出电路414、第二写入输出锁存器415、第二写入输出控制信号输出电路416、第三写入输出锁存器417、第三写入输出控制信号输出电路418、第四写入输出锁存器419、第四写入输出控制信号输出电路420和第五写入输出锁存器421。
写入输出延迟电路411可以将写入标志wttf延迟以产生延迟写入标志wttfd。写入输出时钟发生电路412可以从延迟写入标志wttfd产生写入输出时钟信号woclk。写入输出时钟发生电路412可以将延迟写入标志wttfd延迟以产生写入输出时钟信号woclk。用于将写入标志wttf延迟的写入输出延迟电路411的延迟时间和用于将延迟写入标志wttfd延迟的写入输出时钟发生电路412的延迟时间可以根据实施例而被设置得不同。可以在从写入标志wttf产生的时间点开始经过了写入输出延迟电路411和写入输出时钟发生电路412的延迟时间之后产生写入输出时钟信号woclk。
可以使用具有输出端子q的d触发器来实现第一写入输出锁存器413，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。如果通过在初始化操作之后第一次产生的写入输出时钟信号woclk将第一写入输出控制信号wpout<1>产生为具有逻辑“高”电平，则第一写入输出锁存器413可以与写入输出时钟信号woclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一写入输出控制信号输出电路414可以被配置为执行与非操作和反相操作。例如，第一写入输出控制信号输出电路414可以包括与非门nand41和反相器iv41，并且可以基于延迟写入标志wttfd和第一写入输出锁存器413的输出端子q的信号来执行逻辑与操作，以产生第一写入输出控制信号wpout<1>。如果在初始化操作之后第一次产生写入输出时钟信号woclk并且延迟写入标志wttfd被产生为具有逻辑“高”电平，则第一写入输出控制信号输出电路414可以产生具有逻辑“高”电平的第一写入输出控制信号wpout<1>。
可以使用具有输出端子q的d触发器来实现第二写入输出锁存器415，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的写入输出时钟信号woclk将第二写入输出控制信号wpout<2>产生为具有逻辑“高”电平，则第二写入输出锁存器415可以与写入输出时钟信号woclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第二写入输出控制信号输出电路416可以被配置为执行与非操作和反相操作。例如，第二写入输出控制信号输出电路416可以包括与非门nand42和反相器iv42，并且可以基于延迟写入标志wttfd和第二写入输出锁存器415的输出端子q的信号来执行逻辑与操作，以产生第二写入输出控制信号wpout<2>。如果在初始化操作之后第二次产生写入输出时钟信号woclk并且延迟写入标志wttfd被产生为具有逻辑“高”电平，则第二写入输出控制信号输出电路416可以产生具有逻辑“高”电平的第二写入输出控制信号wpout<2>。
可以使用具有输出端子q的d触发器来实现第三写入输出锁存器417，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第三次产生的写入输出时钟信号woclk将第三写入输出控制信号wpout<3>产生为具有逻辑“高”电平，则第三写入输出锁存器417可以与写入输出时钟信号woclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第三写入输出控制信号输出电路418可以被配置为执行与非操作和反相操作。例如，第三写入输出控制信号输出电路418可以包括与非门nand43和反相器iv43，并且可以基于延迟写入标志wttfd和第三写入输出锁存器417的输出端子q的信号来执行逻辑与操作，以产生第三写入输出控制信号wpout<3>。如果在初始化操作之后第三次产生写入输出时钟信号woclk并且延迟写入标志wttfd被产生为具有逻辑“高”电平，则第三写入输出控制信号输出电路418可以产生具有逻辑“高”电平的第三写入输出控制信号wpout<3>。
可以使用具有输出端子q的d触发器来实现第四写入输出锁存器419，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第四次产生的写入输出时钟信号woclk将第四写入输出控制信号wpout<4>产生为具有逻辑“高”电平，则第四写入输出锁存器419可以与写入输出时钟信号woclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第四写入输出控制信号输出电路420可以被配置为执行与非操作和反相操作。例如，第四写入输出控制信号输出电路420可以包括与非门nand44和反相器iv44，并且可以基于延迟写入标志wttfd和第四写入输出锁存器419的输出端子q的信号来执行逻辑与操作，以产生第四写入输出控制信号wpout<4>。如果在初始化操作之后第四次产生写入输出时钟信号woclk并且延迟写入标志wttfd被产生为具有逻辑“高”电平，则第四写入输出控制信号输出电路420可以产生具有逻辑“高”电平的第四写入输出控制信号wpout<4>。
可以使用具有输出端子q的d触发器来实现第五写入输出锁存器421，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第五写入输出锁存器421的输出端子q的信号可以被反馈到第一写入输出锁存器413的输入端子d。
每当产生写入标志wttf时，写入输出控制信号发生电路43可以顺序地且反复地产生第一写入输出控制信号至第四写入输出控制信号wpout<1:4>。如果第一次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第一写入输出控制信号wpout<1>，如果第二次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第二写入输出控制信号wpout<2>，如果第三次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第三写入输出控制信号wpout<3>，如果第四次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第四写入输出控制信号wpout<4>，并且如果第五次产生写入标志wttf，则写入输出控制信号发生电路43可以产生第一写入输出控制信号wpout<1>，并且依此类推。
参考图5，内部写入输出控制信号发生电路44可以包括选择写入标志发生电路431、内部写入输出延迟电路432、内部写入输出时钟发生电路433、写入输出信号发生电路434、第一内部写入输出锁存器435、第一内部写入输出控制信号输出电路436、第二内部写入输出锁存器437、第二内部写入输出控制信号输出电路438、第三内部写入输出锁存器439、第三内部写入输出控制信号输出电路440、第四内部写入输出锁存器441、第四内部写入输出控制信号输出电路442、和第五内部写入输出锁存器443。
选择写入标志发生电路431可以被配置为执行反相操作。例如，选择写入标志发生电路431可以包括反相器iv431～iv434。反相器iv431可以反相缓冲操作模式信号4bg以输出操作模式信号4bg的反相缓冲信号。在存储体组模式中，操作模式信号4bg可以被设置为具有逻辑“高”电平。在非存储体组模式中，反相器iv432可以反相缓冲写入标志wttf，以将写入标志wttf的反相缓冲信号输出到节点nd431。在存储体组模式中，反相器iv433可以反相缓冲内部写入标志iwttf，以将内部写入标志iwttf的反相缓冲信号输出到节点nd431。反相器iv434可以反相缓冲节点nd431的信号，以输出节点nd431的信号的反相缓冲信号作为选择写入标志swttf。
内部写入输出延迟电路432可以将选择写入标志swttf延迟以产生延迟选择写入标志swtd。内部写入输出时钟发生电路433可以使用d触发器来实现，该d触发器能够与延迟选择写入标志swtd同步地从突发操作模式信号4bg_bl32产生内部写入输出时钟信号iwoclk。如果复位信号rst产生，则内部写入输出时钟发生电路433可以将内部写入输出时钟信号iwoclk初始化为逻辑“低”电平。如果在存储体组模式中突发长度被设置为‘32’的情况下执行写入操作，则突发操作模式信号4bg_bl32可以被设置为具有逻辑“高”电平。如果延迟选择写入标志swtd产生，则写入输出信号发生电路434可以产生写入输出信号wex。写入输出信号发生电路434可以将延迟选择写入标志swtd延迟以产生写入输出信号wex。
可以使用具有输出端子q的d触发器来实现第一内部写入输出锁存器435，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。如果通过在初始化操作之后第一次产生的内部写入输出时钟信号iwoclk将第一内部写入输出控制信号iwpout<1>产生为具有逻辑“高”电平，则第一内部写入输出锁存器435可以与内部写入输出时钟信号iwoclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一内部写入输出控制信号输出电路436可以被配置为执行与非操作和反相操作。例如，第一内部写入输出控制信号输出电路436可以包括与非门nand441和反相器iv441，并且可以基于延迟选择写入标志swtd、写入输出信号wex和第一内部写入输出锁存器435的输出端子q的信号来执行逻辑与操作，以产生第一内部写入输出控制信号iwpout<1>。如果在初始化操作之后第一次产生内部写入输出时钟信号iwoclk，并且延迟选择写入标志swtd和写入输出信号wex二者被产生为具有逻辑“高”电平，则第一内部写入输出控制信号输出电路436可以产生具有逻辑“高”电平的第一内部写入输出控制信号iwpout<1>。
可以使用具有输出端子q的d触发器来实现第二内部写入输出锁存器437，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的内部写入输出时钟信号iwoclk将第二内部写入输出控制信号iwpout<2>产生为具有逻辑“高”电平，则第二内部写入输出锁存器437可以与内部写入输出时钟信号iwoclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第二内部写入输出控制信号输出电路438可以被配置为执行与非操作和反相操作。例如，第二内部写入输出控制信号输出电路438可以包括与非门nand442和反相器iv442，并且可以基于延迟选择写入标志swtd、写入输出信号wex和第二内部写入输出锁存器437的输出端子q的信号来执行逻辑与操作，以产生第二内部写入输出控制信号iwpout<2>。如果在初始化操作之后第二次产生内部写入输出时钟信号iwoclk，并且延迟选择写入标志swtd和写入输出信号wex二者被产生为具有逻辑“高”电平，则第二内部写入输出控制信号输出电路438可以产生具有逻辑“高”电平的第二内部写入输出控制信号iwpout<2>。
可以使用具有输出端子q的d触发器来实现第三内部写入输出锁存器439，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第三次产生的内部写入输出时钟信号iwoclk将第三内部写入输出控制信号iwpout<3>产生为具有逻辑“高”电平，则第三内部写入输出锁存器439可以与内部写入输出时钟信号iwoclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第三内部写入输出控制信号输出电路440可以被配置为执行与非操作和反相操作。例如，第三内部写入输出控制信号输出电路440可以包括与非门nand443和反相器iv443，并且可以基于延迟选择写入标志swtd、写入输出信号wex和第三内部写入输出锁存器439的输出端子q的信号来执行逻辑与操作，以产生第三内部写入输出控制信号iwpout<3>。如果在初始化操作之后第三次产生内部写入输出时钟信号iwoclk，并且延迟选择写入标志swtd和写入输出信号wex二者被产生为具有逻辑“高”电平，则第三内部写入输出控制信号输出电路440可以产生具有逻辑“高”电平的第三内部写入输出控制信号iwpout<3>。
可以使用具有输出端子q的d触发器来实现第四内部写入输出锁存器441，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第四次产生的内部写入输出时钟信号iwoclk将第四内部写入输出控制信号iwpout<4>产生为具有逻辑“高”电平，则第四内部写入输出锁存器441可以与内部写入输出时钟信号iwoclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第四内部写入输出控制信号输出电路442可以被配置为执行与非操作和反相操作。例如，第四内部写入输出控制信号输出电路442可以包括与非门nand444和反相器iv444，并且可以基于延迟选择写入标志swtd、写入输出信号wex和第四内部写入输出锁存器441的输出端子q的信号来执行逻辑与操作，以产生第四内部写入输出控制信号iwpout<4>。如果在初始化操作之后第四次产生内部写入输出时钟信号iwoclk，并且延迟选择写入标志swtd和写入输出信号wex二者被产生为具有逻辑“高”电平，则第四内部写入输出控制信号输出电路442可以产生具有逻辑“高”电平的第四内部写入输出控制信号iwpout<4>。
可以使用具有输出端子q的d触发器来实现第五内部写入输出锁存器443，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第五内部写入输出锁存器443的输出端子q的信号可以被反馈到第一内部写入输出锁存器435的输入端子d。
每当针对在存储体组模式中突发长度被设置为‘32’的情况下执行的写入操作而产生内部写入标志iwttf时，内部写入输出控制信号发生电路44可以顺序地且反复地产生第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>。例如，如果第一次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第一内部写入输出控制信号iwpout<1>，如果第二次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第二内部写入输出控制信号iwpout<2>，如果第三次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第三内部写入输出控制信号iwpout<3>，如果第四次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第四内部写入输出控制信号iwpout<4>，并且如果第五次产生内部写入标志iwttf，则内部写入输出控制信号发生电路44可以产生第一内部写入输出控制信号iwpout<1>，并且依此类推。
参考图6，读取输出控制信号发生电路45可以包括读取输出延迟电路451、读取输出时钟发生电路452、第一读取输出锁存器453、第一读取输出控制信号输出电路454、第二读取输出锁存器455、第二读取输出控制信号输出电路456和第三读取输出锁存器457。
读取输出延迟电路451可以将读取标志rdtf延迟以产生延迟读取标志rdtfd。读取输出时钟发生电路452可以从延迟读取标志rdtfd产生读取输出时钟信号roclk。读取输出时钟发生电路452可以将延迟读取标志rdtfd延迟以产生读取输出时钟信号roclk。用于将读取标志rdtf延迟的读取输出延迟电路451的延迟时间和用于将延迟读取标志rdtfd延迟的读取输出时钟发生电路452的延迟时间可以根据实施例而被设置得不同。可以在从读取标志rdtf产生的时间点开始经过了读取输出延迟电路451和读取输出时钟发生电路452的延迟时间之后产生读取输出时钟信号roclk。
可以使用具有输出端子q的d触发器来实现第一读取输出锁存器453，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。如果通过在初始化操作之后第一次产生的读取输出时钟信号roclk将第一读取输出控制信号rpout<1>产生为具有逻辑“高”电平，则第一读取输出锁存器453可以与读取输出时钟信号roclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一读取输出控制信号输出电路454可以被配置为执行与非操作和反相操作。例如，第一读取输出控制信号输出电路454可以包括与非门nand451和反相器iv451，并且可以基于延迟读取标志rdtfd和第一读取输出锁存器453的输出端子q的信号来执行逻辑与操作，以产生第一读取输出控制信号rpout<1>。如果在初始化操作之后第一次产生读取输出时钟信号roclk，并且延迟读取标志rdtfd被产生为具有逻辑“高”电平，则第一读取输出控制信号输出电路454可以产生具有逻辑“高”电平的第一读取输出控制信号rpout<1>。
可以使用具有输出端子q的d触发器来实现第二读取输出锁存器455，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的读取输出时钟信号roclk将第二读取输出控制信号rpout<2>产生为具有逻辑“高”电平，则第二读取输出锁存器455可以与读取输出时钟信号roclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第二读取输出控制信号输出电路456可以被配置为执行与非操作和反相操作。例如，第二读取输出控制信号输出电路456可以包括与非门nand452和反相器iv452，并且可以基于延迟读取标志rdtfd和第二读取输出锁存器455的输出端子q的信号来执行逻辑与操作，以产生第二读取输出控制信号rpout<2>。如果在初始化操作之后第二次产生读取输出时钟信号roclk，并且延迟读取标志rdtfd被产生为具有逻辑“高”电平，则第二读取输出控制信号输出电路456可以产生具有逻辑“高”电平的第二读取输出控制信号rpout<2>。
可以使用具有输出端子q的d触发器来实现第三读取输出锁存器457，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第三读取输出锁存器457的输出端子q的信号可以被反馈到第一读取输出锁存器453的输入端子d。
每当产生读取标志rdtf时，读取输出控制信号发生电路45可以交替地产生第一读取输出控制信号和第二读取输出控制信号rpout<1:2>。如果第一次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第一读取输出控制信号rpout<1>，如果第二次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第二读取输出控制信号rpout<2>，如果第三次产生读取标志rdtf，则读取输出控制信号发生电路45可以产生第一读取输出控制信号rpout<1>，并且依次类推。
参考图7，内部读取输出控制信号发生电路46可以包括选择读取标志发生电路461、内部读取输出延迟电路462、内部读取输出时钟发生电路463、读取输出信号发生电路464、第一内部读取输出锁存器465、第一内部读取输出控制信号输出电路466、第二内部读取输出锁存器467、第二内部读取输出控制信号输出电路468、和第三内部读取输出锁存器469。
选择读取标志发生电路461可以被配置为执行反相操作。例如，选择读取标志发生电路461可以包括反相器iv461～iv464。反相器iv461可以反相缓冲操作模式信号4bg以输出操作模式信号4bg的反相缓冲信号。在非存储体组模式中，反相器iv462可以反相缓冲读取标志rdtf，以将读取标志rdtf的反相缓冲信号输出到节点nd461。在存储体组模式中，反相器iv463可以反相缓冲内部读取标志irdtf，以将内部读取标志irdtf的反相缓冲信号输出到节点nd461。反相器iv464可以反相缓冲节点nd461的信号，以将节点nd461的信号的反相缓冲信号输出作为选择读取标志srdtf。
内部读取输出延迟电路462可以将选择读取标志srdtf延迟以产生延迟选择读取标志srtd。内部读取输出时钟发生电路463可以使用d触发器来实现，该d触发器能够与延迟选择读取标志srtd同步地从突发操作模式信号4bg_bl32产生内部读取输出时钟信号iroclk。如果复位信号rst产生，则内部读取输出时钟发生电路463可以将内部读取输出时钟信号iroclk初始化为逻辑“低”电平。如果在存储体组模式中突发长度被设置为‘32’的情况下执行读取操作，则突发操作模式信号4bg_bl32可以被设置为具有逻辑“高”电平。如果延迟选择读取标志srtd产生，则读取输出信号发生电路464可以产生读取输出信号rex。读取输出信号发生电路464可以将延迟选择读取标志srtd延迟以产生读取输出信号rex。
可以使用具有输出端子q的d触发器来实现第一内部读取输出锁存器465，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“高”电平。如果通过在初始化操作之后第一次产生的内部读取输出时钟信号iroclk将第一内部读取输出控制信号irpout<1>产生为具有逻辑“高”电平，则第一内部读取输出锁存器465可以与内部读取输出时钟信号iroclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。
第一内部读取输出控制信号输出电路466可以被配置为执行与非操作和反相操作。例如，第一内部读取输出控制信号输出电路466可以包括与非门nand471和反相器iv471，并且可以执行延迟选择读取标志srtd、读取输出信号rex和第一内部读取输出锁存器465的输出端子q的信号的逻辑与操作，以产生第一内部读取输出控制信号irpout<1>。如果在初始化操作之后第一次产生内部读取输出时钟信号iroclk，并且延迟选择读取标志srtd和读取输出信号rex二者被产生为具有逻辑“高”电平，则第一内部读取输出控制信号输出电路466可以产生具有逻辑“高”电平的第一内部读取输出控制信号irpout<1>。
可以使用具有输出端子q的d触发器来实现第二内部读取输出锁存器467，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。如果通过在初始化操作之后第二次产生的内部读取输出时钟信号iroclk将第二内部读取输出控制信号irpout<2>产生为具有逻辑“高”电平，则第二内部读取输出锁存器467可以与内部读取输出时钟信号iroclk同步地锁存经由其输入端子d输入的信号，以经由输出端子q输出锁存的信号。第二内部读取输出控制信号输出电路468可以包括与非门nand481和反相器iv481，并且可以执行延迟选择读取标志srtd、读取输出信号rex和第二内部读取输出锁存器467的输出端子q的信号的逻辑与操作，以产生第二内部读取输出控制信号irpout<2>。如果在初始化操作之后第二次产生内部读取输出时钟信号iroclk，并且延迟选择读取标志srtd和读取输出信号rex被产生为具有逻辑“高”电平，则第二内部读取输出控制信号输出电路468可以产生具有逻辑“高”电平的第二内部读取输出控制信号irpout<2>。
可以使用具有输出端子q的d触发器来实现第三内部读取输出锁存器469，如果复位信号rst产生，则所述输出端子q被初始化为具有逻辑“低”电平。第三内部读取输出锁存器469的输出端子q的信号可以被反馈到第一内部读取输出锁存器465的输入端子d。
每当针对在存储体组模式中突发长度被设置为‘32’的情况下执行的读取操作而产生内部读取标志irdtf时，内部读取输出控制信号发生电路46可以交替地产生第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>。例如，如果第一次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第一内部读取输出控制信号irpout<1>，如果第二次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第二内部读取输出控制信号irpout<2>，并且如果第三次产生内部读取标志irdtf，则内部读取输出控制信号发生电路46可以产生第一内部读取输出控制信号irpout<1>，并且依此类推。
参考图8，第一写入管道组51可以包括第一写入管道511和第二写入管道512。
第一写入管道511可以基于第一写入输入控制信号wpin<1>来储存内部命令/地址信号icaf<k>，并且可以基于第一写入输出控制信号wpout<1>来输出所储存的内部命令/地址信号icaf<k>作为第一写入锁存信号ap_wr1、或者可以基于第一内部写入输出控制信号iwpout<1>来输出所储存的内部命令/地址信号icaf<k>作为第一内部写入锁存信号iap_wr1。
第二写入管道512可以基于第二写入输入控制信号wpin<2>来储存内部命令/地址信号icaf<k>，并且可以基于第二写入输出控制信号wpout<2>来输出所储存的内部命令/地址信号icaf<k>作为第一写入锁存信号ap_wr1、或者可以基于第二内部写入输出控制信号iwpout<2>来输出所储存的内部命令/地址信号icaf<k>作为第一内部写入锁存信号iap_wr1。
参考图9，第一写入管道511可以包括写入输入反相电路514、写入输入控制信号锁存电路515和写入选择输出电路516。写入输入反相电路514可以被配置为执行反相操作。例如，写入输入反相电路514可以包括反相器iv51，并且可以反相缓冲第一写入输入控制信号wpin<1>以产生第一反相写入输入控制信号wpinb<1>。写入输入控制信号锁存电路515可以被配置为执行反相操作。例如，写入输入控制信号锁存电路515可以包括反相器iv52～iv57。在不产生第一写入输入控制信号wpin<1>的情况下，反相器iv52可以反相缓冲内部命令/地址信号icaf<k>以将内部命令/地址信号icaf<k>的反相缓冲信号输出到节点nd51。反相器iv53可以反相缓冲节点nd51的信号，以将节点nd51的信号的反相缓冲信号输出到节点nd52。如果第一写入输入控制信号wpin<1>被产生为具有逻辑“高”电平，则反相器iv54可以反相缓冲节点nd52的信号以将节点nd52的信号的反相缓冲信号输出到节点nd51。如果第一写入输入控制信号wpin<1>被产生为具有逻辑“高”电平，则反相器iv55可以反相缓冲节点nd52的信号以将节点nd52的信号的反相缓冲信号输出到节点nd53。反相器iv56可以反相缓冲节点nd53的信号，以将节点nd53的信号的反相缓冲信号输出到节点nd54。在不产生第一写入输入控制信号wpin<1>的情况下，反相器iv57可以反相缓冲节点nd54的信号，以将节点nd54的信号的反相缓冲信号输出到节点nd53。写入选择输出电路516可以被配置为执行反相操作。例如，写入选择输出电路516可以包括反相器iv571～iv574。反相器iv571可以反相缓冲第一写入输出控制信号wpout<1>以输出第一写入输出控制信号wpout<1>的反相缓冲信号。如果第一写入输出控制信号wpout<1>被产生为具有逻辑“低”电平，则反相器iv572可以反相缓冲节点nd54的信号以输出节点nd54的信号的反相缓冲信号作为第一写入锁存信号ap_wr1。反相器iv573可以反相缓冲第一内部写入输出控制信号iwpout<1>以输出第一内部写入输出控制信号iwpout<1>的反相缓冲信号。如果第一内部写入输出控制信号iwpout<1>被产生为具有逻辑“低”电平，则反相器iv574可以反相缓冲节点nd54的信号以输出节点nd54的信号的反相缓冲信号作为第一内部写入锁存信号iap_wr1。
参考图10，第二写入管道组52可以包括第三写入管道521和第四写入管道522。
第三写入管道521可以基于第三写入输入控制信号wpin<3>来储存内部命令/地址信号icaf<k>，并且可以基于第三写入输出控制信号wpout<3>来输出所储存的内部命令/地址信号icaf<k>作为第二写入锁存信号ap_wr2、或者可以基于第三内部写入输出控制信号iwpout<3>来输出所储存的内部命令/地址信号icaf<k>作为第二内部写入锁存信号iap_wr2。
第四写入管道522可以基于第四写入输入控制信号wpin<4>来储存内部命令/地址信号icaf<k>，并且可以基于第四写入输出控制信号wpout<4>来输出所储存的内部命令/地址信号icaf<k>作为第二写入锁存信号ap_wr2、或者可以基于第四内部写入输出控制信号iwpout<4>来输出所储存的内部命令/地址信号icaf<k>作为第二内部写入锁存信号iap_wr2。
参考图11，读取管道组53可以包括第一读取管道531和第二读取管道532。
第一读取管道531可以基于第一读取输入控制信号rpin<1>来储存内部命令/地址信号icaf<k>，并且可以基于第一读取输出控制信号rpout<1>来输出所储存的内部命令/地址信号icaf<k>作为读取锁存信号ap_rd、或者可以基于第一内部读取输出控制信号irpout<1>来输出所储存的内部命令/地址信号icaf<k>作为内部读取锁存信号iap_rd。
第二读取管道532可以基于第二读取输入控制信号rpin<2>来储存内部命令/地址信号icaf<k>，并且可以基于第二读取输出控制信号rpout<2>来输出所储存的内部命令/地址信号icaf<k>作为读取锁存信号ap_rd、或者可以基于第二内部读取输出控制信号irpout<2>来输出所储存的内部命令/地址信号icaf<k>作为内部读取锁存信号iap_rd。
参考图12，自动预充电信号发生电路6可以包括选择信号发生电路61、预充电信号发生电路62和自动预充电信号输出电路63。
选择信号发生电路61可以基于第一写入输出控制信号至第四写入输出控制信号wpout<1:4>来产生第一写入选择信号和第二写入选择信号wsel<1:2>。如果产生第一写入输出控制信号wpout<1>或第二写入输出控制信号wpout<2>，则选择信号发生电路61可以产生第一写入选择信号wsel<1>。如果产生第三写入输出控制信号wpout<3>或第四写入输出控制信号wpout<4>，则选择信号发生电路61可以产生第二写入选择信号wsel<2>。
选择信号发生电路61可以基于第一内部写入输出控制信号至第四内部写入输出控制信号iwpout<1:4>来产生第一内部写入选择信号和第二内部写入选择信号iwsel<1:2>。如果产生第一内部写入输出控制信号iwpout<1>或第二内部写入输出控制信号iwpout<2>，则选择信号发生电路61可以产生第一内部写入选择信号iwsel<1>。如果产生第三内部写入输出控制信号iwpout<3>或第四内部写入输出控制信号iwpout<4>，则选择信号发生电路61可以产生第二内部写入选择信号iwsel<2>。
选择信号发生电路61可以基于第一读取输出控制信号和第二读取输出控制信号rpout<1:2>来产生读取选择信号rsel。如果产生第一读取输出控制信号rpout<1>或第二读取输出控制信号rpout<2>，则选择信号发生电路61可以产生读取选择信号rsel。
选择信号发生电路61可以基于第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>来产生内部读取选择信号irsel。如果产生第一内部读取输出控制信号irpout<1>或第二内部读取输出控制信号irpout<2>，则选择信号发生电路61可以产生内部读取选择信号irsel。
预充电信号发生电路62可以基于第一写入选择信号和第二写入选择信号wsel<1:2>、第一内部写入选择信号和第二内部写入选择信号iwsel<1:2>、读取选择信号rsel、内部读取选择信号irsel和操作模式信号4bg，从第一写入锁存信号ap_wr1、第一内部写入锁存信号iap_wr1、第二写入锁存信号ap_wr2、第二内部写入锁存信号iap_wr2、读取锁存信号ap_rd、或内部读取锁存信号iap_rd产生预充电信号ap_pre和内部预充电信号iap_pre。
如果在非存储体组模式中产生第一写入选择信号wsel<1>，则预充电信号发生电路62可以缓冲第一写入锁存信号ap_wr1以产生预充电信号ap_pre和内部预充电信号iap_pre。如果在存储体组模式中产生第一写入选择信号wsel<1>，则预充电信号发生电路62可以缓冲第一写入锁存信号ap_wr1以产生预充电信号ap_pre。
如果在非存储体组模式中产生第二写入选择信号wsel<2>，则预充电信号发生电路62可以缓冲第二写入锁存信号ap_wr2以产生预充电信号ap_pre和内部预充电信号iap_pre。如果在存储体组模式中产生第二写入选择信号wsel<2>，则预充电信号发生电路62可以缓冲第二写入锁存信号ap_wr2以产生预充电信号ap_pre。
如果在非存储体组模式中产生读取选择信号rsel，则预充电信号发生电路62可以缓冲读取锁存信号ap_rd以产生预充电信号ap_pre和内部预充电信号iap_pre。如果在存储体组模式中产生读取选择信号rsel，则预充电信号发生电路62可以缓冲读取锁存信号ap_rd以产生预充电信号ap_pre。
如果在存储体组模式中产生第一内部写入选择信号iwsel<1>，则预充电信号发生电路62可以缓冲第一内部写入锁存信号iap_wr1以产生内部预充电信号iap_pre。如果在存储体组模式中产生第二内部写入选择信号iwsel<2>，则预充电信号发生电路62可以缓冲第二内部写入锁存信号iap_wr2以产生内部预充电信号iap_pre。如果在存储体组模式中产生内部读取选择信号irsel，则预充电信号发生电路62可以缓冲内部读取锁存信号iap_rd以产生内部预充电信号iap_pre。
自动预充电信号输出电路63可以基于写入标志wttf、内部写入标志iwttf、读取标志rdtf、内部读取标志irdtf、第一突发模式信号bl16和第二突发模式信号bl32，从预充电信号ap_pre和内部预充电信号iap_pre产生写入自动预充电信号ap_wre和读取自动预充电信号ap_rde。
如果产生写入标志wttf，则自动预充电信号输出电路63可以从预充电信号ap_pre产生写入自动预充电信号ap_wre。如果产生读取标志rdtf，则自动预充电信号输出电路63可以从预充电信号ap_pre产生读取自动预充电信号ap_rde。如果产生内部写入标志iwttf，则自动预充电信号输出电路63可以从内部预充电信号iap_pre产生写入自动预充电信号ap_wre。如果产生内部读取标志irdtf，则自动预充电信号输出电路63可以从内部预充电信号iap_pre产生读取自动预充电信号ap_rde。
参考图13，选择信号发生电路61可以被配置为执行或操作。例如，选择信号发生电路61可以包括或门or611～or616。或门or611可以执行第一写入输出控制信号和第二写入输出控制信号wpout<1:2>的逻辑或操作，以产生第一写入选择信号wsel<1>。如果产生第一写入输出控制信号wpout<1>或第二写入输出控制信号wpout<2>，则或门or611可以产生第一写入选择信号wsel<1>。或门or612可以基于第三写入输出控制信号和第四写入输出控制信号wpout<3:4>来执行逻辑或操作，以产生第二写入选择信号wsel<2>。如果产生第三写入输出控制信号wpout<3>或第四写入输出控制信号wpout<4>，则或门or612可以产生第二写入选择信号wsel<2>。或门or613可以基于第一读取输出控制信号和第二读取输出控制信号rpout<1:2>来执行逻辑或操作，以产生读取选择信号rsel。如果产生第一读取输出控制信号rpout<1>或第二读取输出控制信号rpout<2>，则或门or613可以产生读取选择信号rsel。或门or614可以基于第一内部写入输出控制信号和第二内部写入输出控制信号iwpout<1:2>来执行逻辑或操作，以产生第一内部写入选择信号iwsel<1>。如果产生第一内部写入输出控制信号iwpout<1>或第二内部写入输出控制信号iwpout<2>，则或门or614可以产生第一内部写入选择信号iwsel<1>。或门or615可以基于第三内部写入输出控制信号和第四内部写入输出控制信号iwpout<3:4>来执行逻辑或操作，以产生第二内部写入选择信号iwsel<2>。如果产生第三内部写入输出控制信号iwpout<3>或第四内部写入输出控制信号iwpout<4>，则或门or615可以产生第二内部写入选择信号iwsel<2>。或门or616可以基于第一内部读取输出控制信号和第二内部读取输出控制信号irpout<1:2>来执行逻辑或操作，以产生内部读取选择信号irsel。如果产生第一内部读取输出控制信号irpout<1>或第二内部读取输出控制信号irpout<2>，则或门or616可以产生内部读取选择信号irsel。
参考图14，预充电信号发生电路62可以包括写入锁存信号选择输入电路71、读取锁存信号选择输入电路72、内部写入锁存信号选择输入电路73、内部读取锁存信号选择输入电路74、选择锁存电路75和预输出电路76。
写入锁存信号选择输入电路71可以被配置为执行反相操作。例如，写入锁存信号选择输入电路71可以包括反相器iv711～iv718。反相器iv711可以反相缓冲经由节点nd711输入的第一写入锁存信号ap_wr1，以将第一写入锁存信号ap_wr1的反相缓冲信号输出到节点nd712。反相器iv712可以反相缓冲节点nd712的信号，以将节点nd712的信号的反相缓冲信号输出到节点nd711。反相器iv713可以反相缓冲第一写入选择信号wsel<1>以输出第一写入选择信号wsel<1>的反相缓冲信号。如果第一写入选择信号wsel<1>被产生为具有逻辑“高”电平，则反相器iv714可以反相缓冲节点nd712的信号以将节点nd712的信号的反相缓冲信号输出到节点nd71。反相器iv715可以反相缓冲经由节点nd713输入的第二写入锁存信号ap_wr2，以将第二写入锁存信号ap_wr2的反相缓冲信号输出到节点nd714。反相器iv716可以反相缓冲节点nd714的信号，以将节点nd714的信号的反相缓冲信号输出到节点nd713。反相器iv717可以反相缓冲第二写入选择信号wsel<2>以输出第二写入选择信号wsel<2>的反相缓冲信号。如果第二写入选择信号wsel<2>被产生为具有逻辑“高”电平，则反相器iv718可以反相缓冲节点nd714的信号，以将节点nd714的信号的反相缓冲信号输出到节点nd71。如果产生第一写入选择信号wsel<1>，则写入锁存信号选择输入电路71可以缓冲第一写入锁存信号ap_wr1以将第一写入锁存信号ap_wr1的缓冲信号输出到节点nd71，并且如果产生第二写入选择信号wsel<2>，则写入锁存信号选择输入电路71可以缓冲第二写入锁存信号ap_wr2以将第二写入锁存信号ap_wr2的缓冲信号输出到节点nd71。
读取锁存信号选择输入电路72可以被配置为执行反相操作。例如，读取锁存信号选择输入电路72可以包括反相器iv721～iv724。反相器iv721可以反相缓冲经由节点nd721输入的读取锁存信号ap_rd，以将读取锁存信号ap_rd的反相缓冲信号输出到节点nd722。反相器iv722可以反相缓冲节点nd722的信号，以将节点nd722的信号的反相缓冲信号输出到节点nd721。反相器iv723可以反相缓冲读取选择信号rsel，以输出读取选择信号rsel的反相缓冲信号。如果读取选择信号rsel被产生为具有逻辑“高”电平，则反相器iv724可以反相缓冲节点nd722的信号，以将节点nd722的信号的反相缓冲信号输出到节点nd71。如果产生读取选择信号rsel，则读取锁存信号选择输入电路72可以缓冲读取锁存信号ap_rd，以将读取锁存信号ap_rd的缓冲信号输出到节点nd71。
内部写入锁存信号选择输入电路73可以被配置为执行反相操作。例如，内部写入锁存信号选择输入电路73可以包括反相器iv731～iv738。反相器iv731可以反相缓冲经由节点nd731输入的第一内部写入锁存信号iap_wr1，以将第一内部写入锁存信号iap_wr1的反相缓冲信号输出到节点nd732。反相器iv732可以反相缓冲节点nd732的信号，以将节点nd732的信号的反相缓冲信号输出到节点nd731。反相器iv733可以反相缓冲第一内部写入选择信号iwsel<1>，以输出第一内部写入选择信号iwsel<1>的反相缓冲信号。如果第一内部写入选择信号iwsel<1>被产生为具有逻辑“高”电平，则反相器iv734可以反相缓冲节点nd732的信号以将节点nd732的信号的反相缓冲信号输出到节点nd72。反相器iv735可以反相缓冲经由节点nd733输入的第二内部写入锁存信号iap_wr2，以将第二内部写入锁存信号iap_wr2的反相缓冲信号输出到节点nd734。反相器iv736可以反相缓冲节点nd734的信号，以将节点nd734的信号的反相缓冲信号输出到节点nd733。反相器iv737可以反相缓冲第二内部写入选择信号iwsel<2>，以输出第二内部写入选择信号iwsel<2>的反相缓冲信号。如果第二内部写入选择信号iwsel<2>被产生为具有逻辑“高”电平，则反相器iv738可以反相缓冲节点nd734的信号，以将节点nd734的信号的反相缓冲信号输出到节点nd72。如果第一内部写入选择信号iwsel<1>产生，则内部写入锁存信号选择输入电路73可以缓冲第一内部写入锁存信号iap_wr1以将第一内部写入锁存信号iap_wr1的缓冲信号输出到节点nd72，并且如果产生第二内部写入选择信号iwsel<2>，则内部写入锁存信号选择输入电路73可以缓冲第二内部写入锁存信号iap_wr2以将第二内部写入锁存信号iap_wr2的缓冲信号输出到节点nd72。
内部读取锁存信号选择输入电路74可以被配置为执行反相操作。例如，内部读取锁存信号选择输入电路74可以包括反相器iv741～iv744。反相器iv741可以反相缓冲经由节点nd741输入的内部读取锁存信号iap_rd，以将内部读取锁存信号iap_rd的反相缓冲信号输出到节点nd742。反相器iv742可以反相缓冲节点nd742的信号，以将节点nd742的信号的反相缓冲信号输出到节点nd741。反相器iv743可以反相缓冲内部读取选择信号irsel，以输出内部读取选择信号irsel的反相缓冲信号。如果内部读取选择信号irsel被产生为具有逻辑“高”电平，则反相器iv744可以反相缓冲节点nd742的信号，以将节点nd742的信号的反相缓冲信号输出到节点nd72。如果产生内部读取选择信号irsel，则内部读取锁存信号选择输入电路74可以缓冲内部读取锁存信号iap_rd，以将内部读取锁存信号iap_rd的缓冲信号输出到节点nd72。
选择锁存电路75可以被配置为执行或非操作和反相操作。例如，选择锁存电路75可以包括或非门nor751和nor752以及反相器iv751和iv752。或非门nor751可以基于节点nd71的信号和复位信号rst来执行逻辑或非操作。反相器iv751可以反相缓冲或非门nor751的输出信号，以将或非门nor751的输出信号的反相缓冲信号输出到节点nd71。或非门nor752可以基于节点nd72的信号和复位信号rst来执行逻辑或非操作。反相器iv752可以反相缓冲或非门nor752的输出信号，以将或非门nor752的输出信号的反相缓冲信号输出到节点nd72。选择锁存电路75可以锁存节点nd71和nd72的信号，并且可以缓冲节点nd71和nd72的信号，以输出节点nd71和nd72的信号的缓冲信号中的一个作为预充电信号ap_pre。
预输出电路76可以被配置为执行反相操作。例如，预输出电路76可以包括反相器iv761～iv768。反相器iv761、iv762和iv763可以串联耦接，并且可以反相缓冲或非门nor751的输出信号，以输出或非门nor751的输出信号的反相缓冲信号作为预充电信号ap_pre。反相器iv764可以反相缓冲操作模式信号4bg以输出操作模式信号4bg的反相缓冲信号。在存储体组模式中，反相器iv765可以反相缓冲或非门nor752的输出信号，以输出或非门nor752的输出信号的反相缓冲信号。在非存储体组模式中，反相器iv766可以反相缓冲或非门nor751的输出信号，以输出或非门nor751的输出信号的反相缓冲信号。反相器iv767和iv768可以串联耦接，并且可以缓冲反相器iv765或iv766的输出信号，以输出反相器iv765或iv766的输出信号的缓冲信号作为内部预充电信号iap_pre。
如果在存储体组模式中产生第一内部写入选择信号iwsel<1>，则预充电信号发生电路62可以缓冲第一内部写入锁存信号iap_wr1以产生内部预充电信号iap_pre。如果在存储体组模式中产生第二内部写入选择信号iwsel<2>，则预充电信号发生电路62可以缓冲第二内部写入锁存信号iap_wr2以产生内部预充电信号iap_pre。如果在存储体组模式中产生内部读取选择信号irsel，则预充电信号发生电路62可以缓冲内部读取锁存信号iap_rd以产生内部预充电信号iap_pre。
参考图15，自动预充电信号输出电路63可以包括预脉冲发生电路631、脉冲发生电路632、锁存脉冲发生电路633和锁存脉冲合成电路634。
预脉冲发生电路631可以包括写入预脉冲发生电路641、读取预脉冲发生电路642、内部写入预脉冲发生电路643、和内部读取预脉冲发生电路644。写入预脉冲发生电路641可以从写入标志wttf产生写入预脉冲wpre。写入预脉冲发生电路641可以将写入标志wttf延迟以产生写入预脉冲wpre。用于延迟写入标志wttf的写入预脉冲发生电路641的延迟时间可以根据实施例而被设置得不同。读取预脉冲发生电路642可以从读取标志rdtf产生读取预脉冲rpre。读取预脉冲发生电路642可以将读取标志rdtf延迟以产生读取预脉冲rpre。用于延迟读取标志rdtf的读取预脉冲发生电路642的延迟时间可以根据实施例而被设置得不同。内部写入预脉冲发生电路643可以从内部写入标志iwttf产生内部写入预脉冲iwpre。内部写入预脉冲发生电路643可以将内部写入标志iwttf延迟以产生内部写入预脉冲iwpre。用于延迟内部写入标志iwttf的内部写入预脉冲发生电路643的延迟时间可以根据实施例而被设置得不同。内部读取预脉冲发生电路644可以从内部读取标志irdtf产生内部读取预脉冲irpre。内部读取预脉冲发生电路644可以将内部读取标志irdtf延迟以产生内部读取预脉冲irpre。用于延迟内部读取标志irdtf的内部读取预脉冲发生电路644的延迟时间可以根据实施例而被设置得不同。
脉冲发生电路632可以被配置为执行与操作。例如，预脉冲发生电路632可以包括与门and631～and634。与门and631可以基于写入预脉冲wpre和第一突发模式信号bl16来执行逻辑与操作，以产生写入脉冲wp。如果在突发长度被设置为‘16’的情况下产生写入预脉冲wpre，则与门and631可以产生写入脉冲wp。与门and632可以基于读取预脉冲rpre和第一突发模式信号bl16来执行逻辑与操作，以产生读取脉冲rp。如果在突发长度被设置为‘16’的情况下产生读取预脉冲rpre，则与门and632可以产生读取脉冲rp。与门and633可以基于内部写入预脉冲iwpre和第二突发模式信号bl32来执行逻辑与操作，以产生内部写入脉冲iwp。如果在突发长度被设置为‘32’的情况下产生内部写入预脉冲iwpre，则与门and633可以产生内部写入脉冲iwp。与门and634可以基于内部读取预脉冲irpre和第二突发模式信号bl32来执行逻辑与操作，以产生内部读取脉冲irp。如果在突发长度被设置为‘32’的情况下产生内部读预脉冲irpre，则与门and634可以产生内部读取脉冲irp。
锁存脉冲发生电路633可以包括写入锁存脉冲发生电路651、读取锁存脉冲发生电路652、内部写入锁存脉冲发生电路653、和内部读取锁存脉冲发生电路654。如果产生写入脉冲wp，则写入锁存脉冲发生电路651可以锁存预充电信号ap_pre，以输出预充电信号ap_pre的锁存信号作为写入锁存脉冲wlap。如果产生读取脉冲rp，则读取锁存脉冲发生电路652可以锁存预充电信号ap_pre，以输出预充电信号ap_pre的锁存信号作为读取锁存脉冲rlap。如果产生内部写入脉冲iwp，则内部写入锁存脉冲发生电路653可以锁存内部预充电信号iap_pre，以输出内部预充电信号iap_pre的锁存信号作为内部写入锁存脉冲iwlap。如果产生内部读取脉冲irp，则内部读取锁存脉冲发生电路654可以锁存内部预充电信号iap_pre，以输出内部预充电信号iap_pre的锁存信号作为内部读取锁存脉冲irlap。可以使用d触发器来实现写入锁存脉冲发生电路651、读取锁存脉冲发生电路652、内部写入锁存脉冲发生电路653和内部读取锁存脉冲发生电路654中的每一个。
锁存脉冲合成电路634可以被配置为执行与操作。例如，锁存脉冲合成电路634可以包括或门or631和or632。或门or631可以基于写入锁存脉冲wlap和内部写入锁存脉冲iwlap来执行逻辑或操作，以产生写入自动预充电信号ap_wre。如果产生写入锁存脉冲wlap或内部写入锁存脉冲iwlap，则或门or631可以产生写入自动预充电信号ap_wre。或门or632可以基于读取锁存脉冲rlap和内部读取锁存脉冲irlap来执行逻辑或操作，以产生读取自动预充电信号ap_rde。如果产生读取锁存脉冲rlap或内部读取锁存脉冲irlap，则或门or632可以产生读取自动预充电信号ap_rde。
在下文中将结合示例参考图16来描述具有上述配置的半导体器件的操作，在所述示例中，在存储体组模式中顺序地执行突发长度为‘32’的写入操作和突发长度为‘16’的写入操作的情况下，产生写入自动预充电信号ap_wre以便达到执行自动预充电操作的目的。
如果第一命令wr/bl32_bg1经由命令/地址信号ca<1:l>被输入到半导体器件1，以在存储体组模式中以突发长度为‘32’执行第一存储体组的写入操作，则可以第一次产生写入信号ewt。如果第二命令wr/bl16_bg2经由命令/地址信号ca<1:l>被输入到半导体器件1，以在存储体组模式中以突发长度‘16’执行第二存储体组的写入操作，则可以第二次产生写入信号ewt。当第一次产生写入信号ewt时，内部命令/地址信号icaf<k>可以被产生为具有用于执行自动预充电操作的逻辑“高”电平。
可以通过将写入信号ewt延迟由写入潜伏时间设置的第一写入延迟时段td1来产生写入标志wttf。可以通过将写入信号ewt延迟由写入潜伏时间和突发长度设置的第二写入延迟时段td2来产生内部写入标志iwttf。
如果第一次产生写入信号ewt，则可以产生第一写入输入控制信号wpin<1>，并且如果第二次产生写入信号ewt，则可以产生第二写入输入控制信号wpin<2>。如果第一次产生写入标志wttf，则可以产生第一写入输出控制信号wpout<1>，并且如果第二次产生写入标志wttf，则可以产生第二写入输出控制信号wpout<2>。如果第一次产生内部写入标志iwttf，则可以产生第一内部写入输出控制信号iwpout<1>。即使当第二次产生内部写入标志iwttf时，也不产生第二内部写入输出控制信号iwpout<2>。这是因为第二次产生的内部写入标志iwttf是通过以突发长度‘16’在存储体组中执行的写入操作而产生的。
具有逻辑“高”电平的内部命令/地址信号icaf<k>可以被第一写入输入控制信号wpin<1>锁存，可以通过第一写入输出控制信号wpout<1>将内部命令/地址信号icaf<k>的锁存信号输出作为预充电信号ap_pre，以及可以通过第一内部写入输出控制信号iwpout<1>将内部命令/地址信号icaf<k>的锁存信号输出作为内部预充电信号iap_pre。由于在存储体组模式中以突发长度‘32’执行的写入操作产生预充电信号ap_pre和内部预充电信号iap_pre，所以可以在不通过预充电信号ap_pre产生写入锁存脉冲wlap的情况下，通过内部预充电信号iap_pre来将内部写入锁存脉冲iwlap产生为具有逻辑“高”电平。因此，在存储体组模式中以突发长度“32”执行写入操作之后可以执行自动预充电操作。
如上所述，可以以下面的方式来控制根据一个实施例的半导体器件：当在存储体组模式中以突发长度‘32’来执行写入操作时，在冒泡时段之前执行针对第一16比特位数据的第一列操作，并且在冒泡时段之后通过内部预充电信号iap_pre来执行自动预充电操作，所述内部预充电信号iap_pre是在执行针对第二16比特位数据的第二列操作之后产生的。因此，当在存储体组模式中顺序地执行以突发长度‘16’设置的写入操作和以突发长度‘32’设置的写入操作时，可以在确定了在冒泡时段期间执行或不执行针对以突发长度‘16’执行的写入操作的自动预充电操作之后，来确定在冒泡时段之后执行或不执行以突发长度‘32’执行的写入操作的自动预充电操作。也就是说，根据实施例，当连续执行写入操作时，可以在考虑突发长度和冒泡时段的情况下来控制自动预充电操作的执行或不执行。
参考图1至图16描述的半导体器件1可以被应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图17中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的半导体器件。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断时也能够保持其所储存的数据。非易失性存储器可以是诸如nor型快闪存储器或nand型快闪存储器的快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。
存储器控制器1002可以经由i/o接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以将从主机设备输出的命令解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作、或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图17示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据并且将该数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram、或静态随机存取存储器(sram)。缓冲存储器1003可以包括图1中所示的半导体器件1。
i/o接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由i/o接口1004来接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由i/o接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以经由i/o接口1004与主机通信。i/o接口1004可以包括各种接口协议中的任何一种，所述各种接口协议诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连-express(pci-e)、串行附接scsi(sas)、串行at附件(sata)、并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子设备(ide)。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)或紧凑型快闪(cf)卡等。
1.一种半导体器件，包括：
输入/输出i/o控制信号发生电路，其被配置为基于存储体模式和突发长度来产生输入控制信号、输出控制信号和内部输出控制信号；
管道电路，其被配置为基于所述输入控制信号来锁存内部命令/地址信号，以及被配置为：基于所述输出控制信号来输出被锁存的内部命令/地址信号作为锁存信号，以及基于所述内部输出控制信号来输出被锁存的内部命令/地址信号作为内部锁存信号；以及
自动预充电信号发生电路，其被配置为基于所述存储体模式和所述突发长度来从所述锁存信号和所述内部锁存信号产生自动预充电信号。
2.根据权利要求1所述的半导体器件，其中，在存储体组模式中，所述输入/输出i/o控制信号发生电路产生所述内部输出控制信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作，以及
其中，所述冒泡时段是其他列操作的持续时间。
3.根据权利要求2所述的半导体器件，其中，如果在所述存储体组模式中和在非存储体组模式中在没有所述冒泡时段的情况下执行列操作，则所述输入/输出i/o控制信号发生电路禁止所述内部输出控制信号的产生。
4.根据权利要求1所述的半导体器件，其中，所述输入/输出i/o控制信号发生电路基于写入信号来产生写入输入控制信号，以及基于写入标志和内部写入标志来产生写入输出控制信号和内部写入输出控制信号。
5.根据权利要求4所述的半导体器件，
其中，通过将所述写入信号延迟根据写入潜伏时间而设置的时段来产生所述写入标志；以及
其中，通过将所述写入标志延迟根据所述突发长度而设置的时段来产生所述内部写入标志。
6.根据权利要求4所述的半导体器件，
其中，所述写入输入控制信号包括第一写入输入控制信号和第二写入输入控制信号；以及
其中，所述输入/输出i/o控制信号发生电路包括写入输入控制信号发生电路，所述写入输入控制信号发生电路被配置为：每当所述写入信号产生时，顺序地且反复地产生所述第一写入输入控制信号和所述第二写入输入控制信号。
7.根据权利要求4所述的半导体器件，
其中，所述写入输出控制信号包括第一写入输出控制信号和第二写入输出控制信号；以及
其中，所述输入/输出i/o控制信号发生电路包括写入输出控制信号发生电路，所述写入输出控制信号发生电路被配置为：每当所述写入标志产生时，顺序地且反复地产生所述第一写入输出控制信号和所述第二写入输出控制信号。
8.根据权利要求4所述的半导体器件，
其中，所述内部写入输出控制信号包括第一内部写入输出控制信号和第二内部写入输出控制信号；以及
其中，所述输入/输出i/o控制信号发生电路包括内部写入输出控制信号发生电路，所述内部写入输出控制信号发生电路被配置为：在存储体组模式中执行写入操作的情况下，每当所述内部写入标志产生时，顺序地且反复地产生所述第一内部写入输出控制信号和所述第二内部写入输出控制信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作，以及
其中，所述冒泡时段是其他列操作的持续时间。
9.根据权利要求4所述的半导体器件，
其中，所述管道电路与所述写入输入控制信号同步以锁存所述内部命令/地址信号；以及
其中，所述管道电路与所述写入输出控制信号同步，以输出被锁存的内部命令/地址信号作为写入锁存信号，并且所述管道电路与所述内部写入输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部写入锁存信号。
10.根据权利要求9所述的半导体器件，其中，在存储体组模式中，所述自动预充电信号发生电路基于所述内部写入锁存信号来产生写入自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作。
11.根据权利要求10所述的半导体器件，其中，如果所述半导体器件离开所述存储体组模式，则所述自动预充电信号发生电路基于所述写入锁存信号来产生所述写入自动预充电信号。
12.根据权利要求9所述的半导体器件，其中，所述自动预充电信号发生电路包括：
选择信号发生电路，其被配置为基于所述写入输出控制信号和所述内部写入输出控制信号来产生写入选择信号和内部写入选择信号；
预充电信号发生电路，其被配置为基于所述写入选择信号和所述内部写入选择信号，从所述写入锁存信号和所述内部写入锁存信号产生预充电信号和内部预充电信号；以及
自动预充电信号输出电路，其被配置为基于所述预充电信号和所述内部预充电信号来产生写入自动预充电信号。
13.根据权利要求1所述的半导体器件，
其中，所述输入控制信号包括读取输入控制信号；
其中，所述输出控制信号包括读取输出控制信号；
其中，所述内部输出控制信号包括内部读取输出控制信号；以及
其中，所述输入/输出i/o控制信号发生电路基于读取信号来产生所述读取输入控制信号，以及基于读取标志和内部读取标志来产生所述读取输出控制信号和所述内部读取输出控制信号。
14.根据权利要求13所述的半导体器件，
其中，所述管道电路与所述读取输入控制信号同步以锁存所述内部命令/地址信号；以及
其中，所述管道电路与所述读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为读取锁存信号，并且所述管道电路与所述内部读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部读取锁存信号。
15.根据权利要求14所述的半导体器件，
其中，在存储体组模式中，所述自动预充电信号发生电路基于所述内部读取锁存信号来产生读取自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作；以及
其中，如果所述半导体器件离开所述存储体组模式，则所述自动预充电信号发生电路基于所述读取锁存信号来产生所述读取自动预充电信号。
16.一种半导体器件，包括：
输入/输出i/o控制信号发生电路，其被配置为基于写入信号来产生写入输入控制信号，以及被配置为基于写入标志和内部写入标志来产生写入输出控制信号和内部写入输出控制信号；
管道电路，其被配置为与所述写入输入控制信号同步以锁存内部命令/地址信号，以及被配置为与所述写入输出控制信号同步，以输出被锁存的内部命令/地址信号作为写入锁存信号，以及被配置为与所述内部写入输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部写入锁存信号；以及
自动预充电信号发生电路，其被配置为：在存储体组模式中，基于所述内部写入锁存信号来产生写入自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作；以及被配置为：当所述半导体器件转变到不同的存储体模式时，基于所述写入锁存信号来产生所述写入自动预充电信号。
17.根据权利要求16所述的半导体器件，其中，在所述存储体组模式中，所述输入/输出i/o控制信号发生电路产生所述内部写入输出控制信号，以及
其中，所述冒泡时段是其他列操作的持续时间。
18.根据权利要求17所述的半导体器件，
其中，所述内部写入输出控制信号包括第一内部写入输出控制信号和第二内部写入输出控制信号；以及
其中，所述输入/输出i/o控制信号发生电路包括内部写入输出控制信号发生电路，所述内部写入输出控制信号发生电路被配置为：每当所述内部写入标志产生时，顺序地且反复地产生所述第一内部写入输出控制信号和所述第二内部写入输出控制信号。
19.根据权利要求16所述的半导体器件，
其中，所述输入/输出i/o控制信号发生电路基于读取信号来产生读取输入控制信号，以及基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出控制信号；
其中，所述管道电路与所述读取输入控制信号同步，以锁存所述内部命令/地址信号，以及与所述读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为读取锁存信号，以及与所述内部读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部读取锁存信号；以及
其中，所述自动预充电信号发生电路基于所述读取锁存信号和所述内部读取锁存信号来产生读取自动预充电信号。
20.一种半导体器件，包括：
输入/输出i/o控制信号发生电路，其被配置为基于读取信号来产生读取输入控制信号，以及被配置为基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出控制信号；
管道电路，其被配置为与所述读取输入控制信号同步以锁存内部命令/地址信号，以及被配置为与所述读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为读取锁存信号，以及被配置为与所述内部读取输出控制信号同步，以输出被锁存的内部命令/地址信号作为内部读取锁存信号；以及
自动预充电信号发生电路，其被配置为：在存储体组模式中，基于所述内部读取锁存信号来产生读取自动预充电信号，在所述存储体组模式中在冒泡时段之前和之后执行列操作；以及被配置为：如果所述半导体器件转变到不同的存储体模式，基于所述读取锁存信号来产生所述读取自动预充电信号。
技术总结