本发明是有关于一种电路，且特别是有关于一种可被用于执行机器学习的存储器内部卷积(in-memoryconvolution)的电路。
背景技术：
卷积神经网络(convolutionalneuralnetworks，cnn)用于机器学习中，且应用于例如语音辨识、电脑视觉、及文本处理的领域。cnn操作可以使用包括图形处理单元(graphicsprocessingunits，gpu)及gpu所耦接的动态随机存取存储器(dynamicrandomaccessmemory，dram)的系统来实现。在这样的系统中，为了进行卷积操作，数据经常在多个gpu和dram之间移动以通过印刷电路板上的组件，例如导电接线(trace)和接垫(pad)。然而，这种数据移动会消耗大量功率并降低性能。
一种需求在于提供用于卷积操作的装置，此装置可以改善性能并降低功耗。
技术实现要素：
提出一种存储器装置，包括第一区块的存储单元、第二区块的存储单元以储存特征阵列、及第三区块的存储单元以储存输出值阵列。感测电路耦接至第一区块的存储单元及第二区块的存储单元，以比较第一区块的存储单元及第二区块的存储单元之间的电性差异，以产生输出值阵列。写入电路系操作性地耦接至第三区块，可储存输出值阵列于第三区块的存储单元。
如本文所使用的，类比电位的储存，可以没有验证周期来验证单元已经被改变到特定数位值所对应的目标电阻值或阈值范围。将第五区块的存储单元内的输出值储存为类比电位而不是数位值，可以改善将输出值储存在输出值阵列中的性能，因为不需要验证周期。
如本文所使用的，“原地(in-place)卷积”参照为在输入阵列上对过滤器阵列的函数进行卷积以产生输出值的阵列，其中在卷积之前，过滤器阵列和输入阵列系储存在可定址存储器中，而卷积被执行时，过滤器阵列和输入阵列仍保持储存在相同的可定址存储器中，且在执行卷积之前或期间不被移动到另一个可定址存储器。
对于第一区块中一组框的单元，感测电路被配置为比较特征阵列与此组框中每个框之间的电性差异以产生输出值阵列，其中输出值阵列中每个值对应于此组框中的一个框，并且指示来自其对应框的类比值与来自特征阵列的类比值之间的电性差异。此装置包括总线产生电路，总线产生电路系与比较电性差异的感测电路协调将此组框和特征阵列的总线应用至第一区块和第二区块。
在一个实施例中，第一区块可以被配置为储存输入阵列。在替代实施例中，此装置可进一步包括第四区块的存储单元以储存过滤器阵列，以及第五区块的存储单元以储存输入阵列。操作性地耦接到第四区块的存储单元和第五区块的存储单元的卷积电路可以在输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值阵列。操作性地耦接到第一区块的存储单元的写入电路可以将卷积值阵列储存在第一区块中。
输入阵列和过滤器阵列可以包括数位值，而卷积电路可以接收数位值作为函数的输入。对于储存在第五区块的存储单元中的输入阵列中的一组框的单元，此函数将过滤器阵列与此组框中的每个框进行卷积以产生卷积值阵列，其中卷积值阵列中的每个值对应于此组框中的一个框，并且指示来自其对应框的数位值匹配来自过滤器阵列的对应数位值的数量。此装置包括总线产生电路，总线产生电路系与原地卷积协调将过滤器阵列和输入阵列中的此组框的总线与应用于第五区块和第四区块。
操作性地耦接到第三区块的写入电路可以被配置为在第三区块的每个单元中储存用于输出值阵列的类比电位。写入电路可以对第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲数量。写入电路可以对第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的脉冲持续时间(pulseduration)。写入电路可以对第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲的尾部长度(taillength)。
在一个实施例中，第一区块的存储单元、第二区块的存储单元和第三区块的存储单元可以实现在单一集成电路芯片或一个封装内的多芯片模块。
提供一种用于操作存储器装置的方法，此装置包括第一区块的存储单元、第二区块的存储单元以储存特征阵列、及第三区块的存储单元以储存输出值阵列。此方法包括比较第一区块的存储单元与第二区块的存储单元之间的电性差异，以产生输出值阵列，并将输出值阵列储存在第三区块的存储单元中。
对于第一区块中一组框的单元，此方法包括比较特征阵列与此组框中每个框之间的电性差异以产生输出值阵列，其中输出值阵列中的每个值对应于此组框中的一个框，且指示来自其对应框的类比值与来自特征阵列的类比值之间的电性差异。此方法包括与比较电性差异的感测电路协调将此组框和特征阵列的总线应用于第一区块和第二区块。
此方法可以包括将输入阵列储存在第一区块的存储单元中。
此装置可以包括第四区块的存储单元以储存过滤器阵列、及第五区块的存储单元以储存输入阵列，而此方法可以包括在输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值阵列，并将卷积值阵列储存在第一区块中。输入阵列和过滤器阵列可以包括数位值，且此方法可以包括接收数位值作为函数的输入。
对于输入阵列中一组框的单元，此方法可以包括将过滤器阵列与此组框中的每个框作卷积以产生卷积值阵列，其中卷积值阵列中的每个值对应于此组框中的一个框，且指示来自其对应框的数位值匹配来自过滤器阵列的对应数位值的数量。此方法可以包括与原地卷积协调将过滤器阵列中和输入阵列的此组框的总线应用于第五区块和第四区块。
此方法可以包括在第三区块的每个单元中储存用于输出值阵列的类比电位。可以对第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲数量。可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的脉冲持续时间。可以对第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲的尾部长度。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1绘示用于比较特征阵列及输入阵列中一个框之间的电性差异的示例装置的示意图。
图2绘示用于在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的示意图。
图3绘示图2所示的执行原地卷积的详细示意图。
图4绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的一例的示意图。
图5绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第二例的示意图。
图6绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第三例的示意图。
图7绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第四例的示意图。
图8绘示根据来自可编程电阻存储单元的原地卷积的卷积值所决定的脉冲持续时间的一例的示意图。
图9绘示根据来自电荷储存存储单元的原地卷积的卷积值所决定的脉冲持续时间的一例的示意图。
图10a、图10b、及图10c绘示用于改变具有相变化材料本体的单元的电阻值电位的示例脉冲形状的示意图。
图11绘示操作装置的流程的简易流程图。
图12绘示依据本技术的集成电路的简易方块图。
【附图标记说明】
100、200：存储器装置
110：第一区块的存储单元
111：框
115、125、145、155、165、175、185、195：线
120：第二区块的存储单元
130：第三区块的存储单元
140：第四区块的存储单元
150：第五区块的存储单元
160：感测电路
170、190：写入电路
180：卷积电路
511、511c、512、512c、521、521c、577、577c：单元
1005：熔化阈值
1010、1021、1022、1030：设定脉冲
1035：设定尾部
1110～1150：流程步骤
1200：集成电路
1220：偏压布置供应电压
1240：总线
1250：总线产生电路
1251：第一区块总线产生器
1252：特征阵列总线产生器
1253：输出阵列总线产生器
1254：过滤器总线产生器
1255：第五区块总线产生器
1261、1262、1263、1264、1265：总线
1270：存储器
1271a、1271b、1272、1273、1274、1275：线
1285：数据输出线
1290：其它电路
1295：数据输入线
c1～c9、n：列
f1～fn：特征阵列
g1～gn：过滤器阵列
m、r1～r9：行
r：电阻值
vt：阈值电压
y：数量
具体实施方式
以下描述通常将参考具体的结构实施例和方法。请理解，本技术不意图限制于具体公开的实施例和方法，而是可以使用其他特征、元件、方法和实施例来实践本技术。较佳实施例系被描述以说明本技术，而不是限制由请求项所定义的范围。本领域普通技术人员将从以下的描述认识到各种等同变化。
图1绘示用于比较特征阵列及输入阵列中一个框之间的电性差异的示例装置的示意图。存储器装置100包括第一区块的存储单元110、第二区块的存储单元120以储存特征阵列、及第三区块的存储单元130以储存输出值阵列。第一区块的存储单元110可以储存输入阵列，例如通过数据输入线1295从集成电路1200上的输入端口(图12)所提供，或是由卷积电路180(图2)所执行的原地卷积的卷积值阵列。感测电路160耦接到第一区块的存储单元110及第二区块的存储单元120，以比较第一区块中的存储单元与第二区块中的存储单元之间的电性差异，以产生输出值阵列。电性差异指示输出值阵列中的存储单元的写入强度。写入强度可被称为权重，输出值阵列可被称为权重阵列。
写入电路170操作性地耦接到第三区块的存储单元130以将输出值阵列储存在第三区块的存储单元130中。操作性地耦接到第三区块的写入电路被配置例如根据来自其对应框的类比值与来自储存在第二区块的存储单元120中的特征阵列的类比值之间的电性差异，将类比电位储存于用于输出值阵列的第三区块的每个单元中。
感测电路160分别通过线115和125耦接到第一区块的存储单元110和第二区块的存储单元120。写入电路170分别通过线165和175耦接到感测电路160和第三区块的存储单元130。
第一区块的存储单元110可具有m行的单元和n行的单元。例如，m和n可以是128。多个特征阵列可以储存在第二区块的存储单元120中。例如，第二区块的存储单元120可以储存特征阵列f1-fn。特征阵列(例如f1)可以储存在y行的单元和x列的单元中。
对于储存在第一区块的存储单元110中的输入阵列中的一组框的单元，感测电路160被配置为比较特征阵列与此组框中的每个框(例如111，图1)之间的电性差异，以产生输出值阵列，其中输出值阵列中的每个值对应于此组框中的一个框，并且指示来自其对应框的类比值与来自特征阵列的类比值之间的电性差异。此装置可以包括总线产生电路(1250，图12)，总线产生电路系与比较电性差异的感测电路协调将此组框和特征阵列的总线应用于第一区块和第二区块。
操作性地耦接到第三区块的写入电路170被配置为储存类比电位在用于输出值阵列的第三区块的每个单元中。写入电路170可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲数量，其中第三区块的存储单元中的类比电位可以包括电阻值电位或阈值电压电位。例如，可以将类比电位的差异与电阻值差异阈值进行比较，且用于改变电阻值电位的写入脉冲数量可以基于差异是高于还是低于电阻值差异阈值。例如，可以将类比电位的差异与一组电阻值差异阈值(例如0-1mω)进行比较，且用于改变电阻值电位的写入脉冲数量可以基于此差异是否低于此组中的最低电阻值差异阈值、高于此组中的最高电阻值差异阈值、或者介于此组中的两个电阻值差异阈值之间。例如，类比电位的较大差异可以对应于更多数量的写入脉冲，反之亦然。
写入电路170可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的脉冲持续时间，其中第三区块的存储单元中的类比电位可以包括电阻值电位或阈值电压电位。例如，可以将类比电位的差异与一组电阻值差阈值(例如0-1mω)进行比较，且用于改变电阻值电位或阈值电压电位的脉冲持续时间可以基于此差异是否低于此组中的最低电阻值差异阈值、高于此组中的最高电阻值差异阈值、或者介于此组中的两个电阻值差异阈值之间。写入脉冲的脉冲持续时间可以应用于一序列的写入脉冲，因此序列中的写入脉冲具有相同的脉冲持续时间。例如，类比电位的较大差异可以对应于写入脉冲的较长脉冲持续时间，反之亦然。
写入电路170可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲的尾部长度，其中第三区块的存储单元的类比电位可以包括电阻值电位。例如，可以将类比电位的差异与一组电阻值差阈值(例如0-1mω)进行比较，并且用于改变电阻值电位的写入脉冲的尾部长度可以基于差异是否低于此组中的最低电阻值差异阈值、高于此组中的最高电阻值差异阈值、或者介于此组中的两个电阻值差异阈值之间。写入脉冲的尾部长度可以应用于一序列的写入脉冲，因此序列中的写入脉冲具有相同的尾部长度。例如，类比电位的较大差异可以对应于写入脉冲的较长尾部长度，反之亦然。
图2绘示用于在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置200的示意图。存储器装置200包括用于储存过滤器阵列的第四区块的存储单元140、及用于储存输入阵列的第五区块的存储单元150。卷积电路180操作性地耦接到第四区块的存储单元和第五区块的存储单元，以在输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值阵列。写入电路190操作性地耦接到第一区块的存储单元110(图1)，以将卷积值阵列储存在第一区块中。卷积电路180分别通过线145和155耦接到第四区块140和第五区块150。写入电路190通过线185耦接到卷积电路180，并通过线195耦接到第一区块的存储单元110(图1)。在一个实施例中，写入电路170(图1)和写入电路190可以是相同的写入电路。
储存在第五区块150的输入阵列和过滤器阵列可以包括数位值，且卷积电路可以接收数位值作为函数的输入。对于输入阵列中的一组框的单元，此函数可以将过滤器阵列与此组框中的每个框进行卷积，以产生卷积值阵列，其中卷积值阵列中的每个值可以对应于此组框中的一个框，且可以指示其对应框的数位值匹配过滤器阵列的对应数位值的数量。
总线产生电路(1250，图12)系与原地卷积协调将输入阵列的此组框和过滤器阵列的总线应用于第五区块和第四区块。
第五区块的存储单元150具有m行的单元行和n行的单元行。例如，m和n可以是128。多个过滤器阵列可以储存在第四区块的存储单元140中。例如，第四区块的存储单元140可以储存过滤器阵列g1-gn。过滤器阵列(例如g1)可以储存在y行的单元行和x列的单元列中。
一个框的单元可以具有与过滤器阵列中相同数量的y行单元和相同数量的x列单元。可以在储存于第五区块的存储单元150中的输入阵列中的一组框的单元上执行过滤器阵列g1的不同函数的原地卷积。不同过滤器阵列的函数的原地卷积(例如，g2)可以执行在输入阵列中的一组框的单元上。可以通过在输入阵列的此组框中各个框的单元(511)上执行多个过滤器阵列(例如，g1-gn)的各个过滤器阵列(例如，g1)的函数的原地卷积，以产生卷积层。
例如，卷积电路180可以决定过滤器阵列g1中的单元与输入阵列中的一特定框的单元511中对应单元之间匹配数位值的数量，以产生卷积值阵列。卷积电路180可以串行地(inseries)决定匹配数位值的数量，亦即，通过卷积电路180逐一地(atatime)比较过滤器阵列g1中的单元和此框内的单元511中的相应单元的数位值。替代地，可以并行地(inparallel)决定匹配数位值的数量，亦即，输入阵列150中的此框内的单元511中的所有单元和过滤器阵列g1中的所有相应单元的数位值，可以通过卷积电路180并行地进行比较。参考图3-7进一步描述卷积操作。
操作性地耦接到第一区块110(图1)的写入电路190被配置为例如根据在过滤器阵列与储存在第五区块的存储单元150中的输入阵列中此框的单元之间所决定的匹配数位值的数量，在第一区块的每个单元中储存用于卷积值阵列的类比电位。
写入电路190可以为第一区块110中的每个单元施加一序列的写入脉冲，其具有根据卷积值阵列中的对应值所决定的写入脉冲数量，其中第一区块的存储单元中的类比电位可包括电阻值电位或阈值电压电位。例如，对应的卷积值可以指示匹配数位值的数量，且相较于较低数量的匹配数位值，写入脉冲的数量可以更大以用于更高数量的匹配数位值，或者反之亦然。
写入电路190可以为第一区块110中的每个单元施加一序列的写入脉冲，其具有根据卷积值阵列中的对应值所决定的脉冲持续时间，其中第一区块的存储单元中的类比电位可以包括电阻值电位或阈值电压电位。例如，相应的卷积值可以指示匹配数位值的数量，且相较于较高数量的匹配数位值，脉冲持续时间可以较长以用于较低数量的匹配数位值，或者反之亦然。
写入电路190可以为第一区块中的每个单元施加一序列的写入脉冲，其具有根据卷积值阵列中的对应值所决定的写入脉冲的尾部长度，其中第一区块的存储单元中的类比电位可包括电阻值电位。例如，对应的卷积值可以指示匹配数位值的数量，并且相较于较高数量的匹配数位值，写入脉冲的尾部长度可以比较长以用于较低数量的匹配数位值，或者反之亦然。
图3绘示图2所示的执行原地卷积的详细示意图。如参考图2所述，卷积电路180可以在第五区块的存储单元150中所储存的输入阵列上执行第四区块140中所储存的过滤器阵列的函数的原地卷积，以产生卷积值阵列。操作性地耦接到第一区块的存储单元110的写入电路(190，图2)可以储存来自第一区块的存储单元110中的卷积电路180的卷积值阵列。在一个实施例中，第一区块的存储单元110、第四区块的存储单元140、及第五区块的存储单元150可以实现在单一集成电路芯片或一个封装内的多芯片模块。
如图3的示例所示，用于储存输入阵列的第五区块的存储单元150可具有m行单元和n列单元。针对第五区块的存储单元中的单元示出的数字“1”或“0”表示数位值。用于储存过滤器阵列的第四区块的存储单元140可具有y行的单元和x列的单元。针对第四区块的存储单元中的单元示出的数字“1”或“0”表示数位值。
在一个实施例中，第一区块的存储单元110可具有多个(m-y 1)行的单元和多个(n-x 1)列的单元。如图3-7的示例中所示，n＝9，m＝9，x＝3，并且y＝3。第五区块存储单元150具有9行(r1-r9)和9列(c1-c9)，第四区块的存储单元140具有3行(r1，r2，r3)和3列(c1，c2，c3)，并且，第一区块的存储单元110具有7行和7列。用于储存输入阵列的第五区块的存储单元中的一个框的单元可以具有与第四区块的存储单元140相同的行数y和相同的列数x。
如本文所使用的，第五区块的存储单元中一个框的单元中的目标单元是位于此框的单元中心的单元，且由目标单元上侧的至少一行单元、下侧的至少一行单元，左侧的至少一行单元，以及右侧的至少一行单元所围绕。例如，此框的单元可以包括3个连续行(例如，r1，r2，r3)和3个连续列(例如c1，c2，c3)内的单元，且目标单元位于此框的单元的中心行和中心列(例如，框511的r2c2，图4)。
在上面参考图3描述的实施例中，边界行(例如，r1，r9)和边界列(例如，c1，c9)中的单元不是目标单元，因为它们不被位在顶部、底部、左侧和右侧中的至少一个的其他单元所围绕。因此，可以具有位于框中心的目标单元的输入阵列中的框数量，系小于输入阵列中的单元数量；在具有目标单元的此些框的单元上过滤器阵列函数的卷积数量，系小于输入阵列中的单元数量；以及，储存来自卷积的卷积值阵列的第一区块的存储单元中的单元数量，系小于输入阵列中的单元数量。
在替代实施例中，垫零(zero-padding)可用于在第五区块的存储单元的周围用二进制值“0”填充第五区块的存储单元150。例如，一行具有二进制值“0”的单元可以填充在第五区块的存储单元中的边界行(例如，r1，r9)附近，一列“0”的单元可以填充在第五区块的存储单元的边界列(例如，c1，c9)附近，因此过滤器阵列可以应用于第五区块的存储单元中的边界行或边界列中的单元。换句话说，对于填充的单元行和填充的单元列，边界行的单元或边界列的单元中的每个单元，可以是用于过滤器阵列进行原地卷积的一个框的单元中的目标单元。对于第五区块的存储单元的填充的单元行和填充的单元列，第一区块的存储单元可以具有与第五区块的存储单元相同数量m的单元行数和相同数量n的列。
在一个实施例中，第一区块的存储单元110中的类比电位包括具有电阻值电位的可编程电阻存储单元。可编程电阻存储器可包括相变化存储器(phasechangememory，pcm)、电阻性随机存取存储器(resistiverandommemory，rram)、和磁阻性随机存取存储器(magnetoresistiverandomaccessmemory，mram)。在一个实施例中，第一区块的存储单元中的类比电位可包括至少一数量(x乘y)的电阻值电位。在此示例中，x＝3，y＝3，及(x乘以y)＝9个电阻值电位。在此实施例中，第一区块的存储单元中单元的数字“1”、“0.9”、“0.8”、“0.7”、“0.6”等可以分别表示1mω、0.9mω、0.8mω、0.7mω、0.6mω等，如图3-7的示例所示。
在开始于输入阵列上执行过滤器阵列的函数卷积以产生卷积值阵列的过程之前，可以将第一区块的存储单元设置为最高电阻值电位，例如1mω，表示匹配数位值的数量系相同于过滤器阵列中数位值数量的情况。
在替代实施例中，第一区块的存储单元110中的类比电位包括具有阈值电压电位的电荷补捉存储单元。电荷捕捉存储器可以包括浮动栅极和氮化物捕捉存储器。在一个实施例中，第一区块的存储单元中的类比电位可包括至少一数量(x乘y)个阈值电压电位。在此例中，x＝3，y＝3，及(x乘以y)＝9个阈值电压电位。在此实施例中，对于第一区块的存储单元中单元的数字“1”、“0.9”、“0.8”、“0.7”、“0.6”可分别表示10v、9v、8v、7v、6v等，如图3-7的实施例所示。
在开始于输入阵列上执行过滤器阵列的函数卷积以产生卷积值阵列的过程之前，可以将第一区块的存储单元擦除到最低阈值电压电位，表示匹配数位值的数量为零的情况。
卷积电路(180，图2)可以在输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值的阵列。卷积值阵列中的每个值可以指示其对应框的数位值匹配过滤器阵列的对应数位值的数量。
将卷积值储存在第一区块的存储单元内的特定单元中可包括定址第一区块的存储单元内的特定单元，及将来自原地卷积的卷积值转换为设定脉冲的设定时间或者编程脉冲的编程时间以用于第一区块的存储单元中的单元。当第一区块的存储单元中的类比电位包括电阻值电位时，可以使用设定脉冲的设定时间。当第一区块的存储单元中的类比电位包括阈值电压电位时，可以使用编程脉冲的编程时间。设定时间可应用于一序列的设定脉冲，因此序列中的设定脉冲具有相同的设定时间。编程时间可以应用于一序列的编程脉冲，因此序列中的编程脉冲具有相同的编程时间。可以将卷积值转换为用于一序列的设定脉冲的多个设定脉冲，或用于一序列的编程脉冲的多个编程脉冲。再者，可以将卷积值转换为变化的设定时间和设定脉冲数量的组合，或者变化的编程时间和编程脉冲数量的组合。卷积值阵列中的卷积值作为类比电位储存在第一区块的存储单元中，且不需要验证周期来验证第一区块的存储单元中的单元已被改变到目标电阻值或阈值范围。相较之下，为了将数位值写入单元，需要验证周期以验证单元是否在目标电阻值或阈值范围内，并决定是否需要更多设定脉冲或编程脉冲。将卷积值储存为类比电位而不是数位值可以提高将卷积值储存在卷积值阵列中的性能，因为不需要验证周期。
第五区块的存储单元150中一个框的单元的框总线可以参照为此框的单元中的单元行总线和列总线。例如，框总线可以参照为在一个框的单元的中心处的目标单元的行总线和列总线(例如，框511的r2c2，图4)。框总线可以从一个特定框的单元在行方向上以至少一列作排序，或者从一个特定框的单元在列方向上以至少一行作排序，以定址下一框的单元。本文所描述的用于在第五区块的存储单元中的一个框的单元上执行过滤器阵列函数的原地卷积的技术，可以按顺序应用于第五区块的存储单元内其他框的单元。
图4绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例。在此示例中，一数量的匹配数位值介于储存过滤器阵列的第四区块的存储单元140、与第五区块的存储单元150中第一框总线r2c2处的特定框的单元511之间。卷积电路(180，图2)可以比较储存在第四区块的存储单元140中的过滤器阵列、与储存在第五区块的存储单元150中特定框的单元511。卷积电路的卷积值可以指示其对应框(511)的数位值匹配过滤器阵列的相
在此例中，用于储存过滤器阵列的第四区块的存储单元140具有3行(r1，r2，r3)和3列(c1，c2，c3)的单元，且特定框的单元511相应地具有3行(r1，r2，r3)和3列(c1，c2，c3)。在此示例中，过滤器阵列和特定框的单元中每个单元具有一个位元。过滤器阵列分别在总线r1c1、r1c2、r1c3、r2c1、r2c2、r2c3、r3c1、r3c2和r3c3处具有数位值0、1、1、1、0、1、1、1和0。特定框的单元在相应的总线处具有数位值1、1、1、1、0、1、1、1和0。表格1表示匹配的数位值为“1”，不匹配的数位值为“0”。在此示例中，匹配数位值的数量是8(y＝8)。
表格1
第四区块的存储单元可以储存与示例中所示者不同的值。此函数可以不同于决定匹配数位值的数量。例如，此函数可以包括决定过滤器阵列及特定框的单元内相应数位值皆为“1”、“0”、不匹配等的数量。
操作性地耦接到第一区块的存储单元110的写入电路(190，图2)可以根据匹配数位值的数量来改变第一区块的存储单元110中的第一单元511c的类比电位。在一个实施例中，第一区块的存储单元中的类比电位包括电阻值电位，且电阻值电位可以设置为匹配数位值的数量除以(1 第四区块的存储单元中的单元数量)，单位mω(兆欧)。在此示例中，匹配数位值的数量是8且第二阵列具有9个单元，可以为第一区块的存储单元110中的第一单元511c设置8/(1 9)＝0.8mω的电阻值电位。
图5绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第二例的示意图。总线产生电路(1250，图12)可与原地卷积协调将此组框和过滤器阵列的总线应用于第五区块的存储单元和第四区块的存储单元。第二框的单元512可被选择在第五区块的存储单元中的第二框总线处。第二框总线可以从第一框总线以步幅(stride)作排序，其中步幅可以包括行方向上的至少一列或列方向上的至少一行。在此示例中，第五区块的存储单元150中的第二框总线r2c3处的第二框的单元512系被选择，其中第二框总线r2c3是第二框的单元中心处的目标单元的总线。第二数量的匹配数位值介于储存过滤器阵列的第四区块的存储单元140、与第五区块的存储单元150中第二框总线r2c3处的第二框的单元512之间。第二框总线r2c3可以从第一框总线r2c2在行方向以一列作排序。卷积电路(180，图2)可以比较储存在第四区块的存储单元140中的过滤器阵列和第五区块的存储单元150中的第二框的单元512。来自卷积电路的卷积值可以指示来自其对应框(512)的数位值匹配于来自过滤器阵列的相应数位值的数量(y＝4)。
在此例中，用于储存过滤器阵列的第四区块的存储单元140具有3行(r1，r2，r3)和3列(c1，c2，c3)，且第二框的单元512相应地具有3行(r1，r2，r3)和3列(c2，c3，c4)。在此例中，过滤器阵列和第二框的单元中每个单元具有一个位元。过滤器阵列分别在总线r1c1、r1c2、r1c3、r2c1、r2c2、r2c3、r3c1、r3c2和r3c3处具有数位值0、1、1、1、0、1、1、1和0。第二框的单元在相应的总线处具有数位值1、1、1、0、1、1、1、0和1。表格2表示匹配的数位值为“1”，不匹配的数位值为“0”。在此示例中，匹配数位值的数量是4(y＝4)。
表格2
操作性地耦接到第一区块的存储单元110的写入电路(190，图2)可根据匹配数位值的第二数量来改变第一区块的存储单元110中第二单元512c的类比电位。在一个实施例中，第一区块的存储单元中的类比电位包括电阻值电位，且电阻值电位可以设置为匹配数位值的数量除以(1 第四区块的存储单元中的单元数量)，单位mω(兆欧)。在此示例中，匹配数位值的数量是4且第二阵列具有9个单元，可以为第一区块的存储单元110中的第二单元512c设置4/(1 9)＝0.4mω的电阻值电位。
第二单元512c与第一区块的存储单元110中的第一单元511c位于不同的行/列总线。例如，第二单元512c可以与第一区块的存储器110的第一单元511c位于相同行的单元中，且与第一区块的存储单元110中的第一单元511c位于不同列的单元中。例如，第二单元512c可以与第一区块的存储单元110中的第一单元511c位于不同行的单元和不同列的单元。
图6绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第三例的示意图。总线产生电路(1250，图12)系与原地卷积协调将此组框和过滤器阵列的总线应用于第五区块的存储单元150和第四区块的存储单元140。第三框的单元521可被选择在第五区块的存储单元中的第三框总线处。第三框总线可以从第一框总线以步幅作排序，其中步幅可以包括行方向上的至少一列或列方向上的至少一行。在此示例中，第五区块的存储单元150中的第三框总线r3c2处的第三框的单元521系被选择，其中第三框总线r3c2是第三框的单元中心处的目标单元的总线。第三数量的匹配数位值介于储存过滤器阵列的第四区块的存储单元140、与储存在第五区块存储单元110中的第三框总线r3c2处的第三框的单元521之间。第三框总线r3c2可以从第一框总线r2c2在行方向以一列作排序。卷积电路(180，图2)可以比较储存在第四区块的存储单元140中的过滤器阵列和第五区块存储单元150中的第三框的单元521。来自卷积电路的卷积值可以指示来自其对应框(121)的数位值匹配来自过滤器阵列的相应数位值的数量(y＝4)。
在此例中，用于储存过滤器阵列的第四区块的存储单元140具有3行(r1，r2，r3)和3列(c1，c2，c3)，且第三框的单元521相应地具有3行(r2、r3、r4)和3列(c1、c2、c3)。在此例中，过滤器阵列和第三框的单元中每个单元具有一个位元。过滤器阵列分别在总线r1c1、r1c2、r1c3、r2c1、r2c2、r2c3、r3c1、r3c2和r3c3处具有数位值0、1、1、1、0、1、1、1和0。第三框的单元在相应的总线处具有数位值1、0、1、1、1、0、1、1和1。表格3表示匹配的数位值为“1”，不匹配的数位值为“0”。在此示例中，匹配数位值的数量是4(y＝4)。
表格3
操作性地耦接到第一区块的存储单元110的写入电路(190，图2)可根据匹配数位值的第三数量来改变第一区块的存储单元110中的第三单元521c的类比电位。在一个实施例中，第一区块的存储单元中的类比电位包括电阻值电位，且电阻值电位可以设置为匹配数位值的数量除以(1 第四区块的存储单元中的单元数量)，单位mω(兆欧)。在此示例中，匹配数位值的数量是4并且第二阵列具有9个单元，可以为第一区块的存储单元110中的第三单元521c设置4/(1 9)＝0.4mω的电阻值电位。
第三单元521c与第一区块的存储单元110中的第一单元511c及第二单元512c位于不同的行/列总线。例如，第三单元521c可以与第一区块110的第一单元511c位于相同行的单元中，且与第一区块的存储单元110中的第一单元511c位于不同列的单元中。例如，第三单元521c可以与第一区块的存储单元110中的第一单元511c及第二单元512c位于不同行的单元和不同列的单元。
在一个实施例中，在输入阵列上执行过滤器阵列的函数的原地卷积可以包括：在排序多个框的单元的列总线(c1-c9)之时，对在第五区块的存储单元150中第一行总线(例如，r1)处的此些框的单元上作滤波器阵列的函数的卷积；然后在排序此些框的单元的列总线(c1-c9)之时，对在第五区块的存储单元150中下一行总线(例如，r2)处的此些框的单元上作过滤器阵列的函数的卷积。下一行总线从第一行总线以至少一行排序。
图7绘示在输入阵列上执行过滤器阵列的函数的原地卷积的示例装置的第四例的示意图。总线产生电路(1250，图12)系与原地卷积协调将此组框和过滤器阵列的总线应用于第五区块的存储单元150和第四区块的存储单元140。在此例中，最后数量的匹配数位值介于储存过滤器阵列的第四区块的存储单元140、与储存在第五区块的存储单元150中的最后框的单元577之间。最后框的单元577包括的单元定址在行数m中最后三行的单元以及在列数n中最后三列的单元中，例如r7c7、r7c8、r7c9、r8c7、r8c8、r8c9、r9c7、r9c8、r9c9。卷积电路(180，图2)可以比较储存在第四区块的存储单元140中的过滤器阵列和第五区块的存储单元150中最后框的单元577。来自卷积电路的卷积值可以指示来自其对应框(577)的数位值匹配来自过滤器阵列的相应数位值的数量(y＝8)。
在此例中，用于储存过滤器阵列的第四区块的存储单元140具有3行(r1，r2，r3)和3列(c1，c2，c3)，且最后框的单元相应地具有3行(r7、r8、r9)和3列(c7、c8、c9)。过滤器阵列分别在总线r1c1、r1c2、r1c3、r2c1、r2c2、r2c3、r3c1、r3c2和r3c3处具有数位值0、1、1、1、0、1、1、1和0。在此例中，过滤器阵列和最后框中每个单元具有一个位元。最后框的单元在相应的总线处具有数位值0、1、1、1、0、1、1、1和1。表格4表示匹配的数位值为“1”，不匹配的数位值为“0”。在此示例中，匹配数位值的数量是8(y＝8)。
表格4
操作性地耦接到第一区块的存储单元110的写入电路(190，图2)可根据匹配数位值的最后数量来改变第一区块的存储单元110中的单元577c的类比电位。在一个实施例中，第一区块的存储单元中的类比电位包括电阻值电位，且电阻值电位可以设置为匹配数位值的数量除以(1 第四区块的存储单元中的单元数量)，单位mω(兆欧)。在此示例中，匹配数位值的数量是8并且第二阵列具有9个单元，可以为第一区块的存储单元110中的最后单元577c设置8/(1 9)＝0.8mω的电阻值电位。
总线产生电路(1250，图12)系与原地卷积协调将此组框和过滤器阵列的总线应用于第五区块150和第四区块的存储单元140。过滤器阵列的第一函数可以在输入阵列所储存的此组框中的所有框上进行卷积，以产生卷积值阵列，且卷积值阵列可以作为类比电位储存在第一区块的存储单元中。接着，过滤器阵列的第二函数可以在输入阵列所储存的此组框中的所有框上进行卷积，以产生第二卷积值阵列，且第二卷积值阵列可以作为类比电位储存在第一区块的存储单元中。
此外，不同过滤器阵列的不同函数可用于在输入阵列上执行原地卷积以产生相应的卷积值阵列，且相应的卷积值阵列可作为类比电位储存在第一区块的存储单元中。
图8绘示根据来自可编程电阻存储单元的原地卷积的卷积值所决定的脉冲持续时间的一例的示意图。在此例中，第一区块的存储单元110包括具有电阻值电位的可编程电阻存储单元。可编程电阻存储器可包括pcm、rram、及mram。对于可编程电阻存储单元，脉冲持续时间可以被称为设定时间，且写入脉冲可以被称为设定脉冲。写入电路(190，图2)可以根据第四区块的存储单元所储存的滤波器阵列和第五区块的存储单元所储存的输入阵列中的特定框的单元之间的匹配数位值的数量y，决定一序列的写入脉冲中的写入脉冲的脉冲持续时间，以改变第一区块的存储单元中的单元的电阻值电位。例如，相较于较高数量的匹配数位值，设定脉冲的设定时间可以较长以用于较少数量的匹配数位值，反之亦然。较长设定时间的设定脉冲可以引起较低的电阻值r，而较短设定时间的设定脉冲可以引起较高的电阻值r。
写入电路(190，图2)还可以根据匹配数位值的数量以决定用于改变电阻值电位的写入脉冲数量。例如，相较于较低数量的匹配数位值，写入脉冲的数量可以更大以用于较高数量的匹配数位值，反之亦然。
在开始于输入阵列上执行过滤器阵列的函数卷积以产生卷积值阵列的过程之前，可以将第一区块的存储单元设置为最高电阻值电位，以表示匹配数位值的数量系相同于过滤器阵列中数位值的数量的情况。在此过程期间，如果匹配数位值的数量相同于过滤器阵列中的数位值的数量，则没有设定脉冲被施加到第一区块的存储单元中的单元。
图9绘示根据来自电荷储存存储单元的原地卷积的卷积值所决定的脉冲持续时间的一例的示意图。在此示例中，第一区块的存储单元110包括具有阈值电压电位的电荷储存存储单元。电荷捕捉存储器可以包括浮动栅极和氮化物捕捉存储器。对于电荷储存存储单元，脉冲持续时间可以被称为编程时间，且写入脉冲可以被称为编程脉冲。写入电路(190，图2)可以根据第四区块的存储单元所储存的滤波器阵列和第五区块的存储单元所储存的输入阵列中的特定框的单元之间的匹配数位值的数量y，决定一序列的写入脉冲中的写入脉冲的脉冲持续时间，以改变第一区块的存储单元中的阈值电压电位。例如，相较于较高数量的匹配数位值，编程脉冲的编程时间可以较长以用于较低数量的匹配数位值，反之亦然。较长编程时间的编程脉冲可以引起较高的阈值电压vt，而较短编程时间的编程脉冲的可以引起较低的电阻值r。
写入电路(190，图2)还可以根据匹配数位值的数量以决定用于改变阈值电压电位的写入脉冲数量。例如，相较于较低数量的匹配数位值，编程脉冲的数量可以更大以用于较高数量的匹配数位值，反之亦然。
在开始于输入阵列上执行过滤器阵列的函数卷积以产生卷积值阵列的过程之前，可以将第一区块的存储单元擦除到最低阈值电压电位，以表示匹配数位值的数量为零时的情况。在此过程期间，如果匹配数位值的数量为零，则没有编程脉冲被施加到第一区块的存储单元中的单元。
图10a、图10b、及图10c绘示用于改变具有相变化材料本体的单元的电阻值电位的示例脉冲形状的示意图。图10a绘示单一设定脉冲1010，具有相对长的脉冲持续时间和快速上升和下降边缘，具有的振幅高于相变化材料的熔化阈值1005。图10b绘示一序列的设定脉冲1021和1022，具有比图10a中的单一设定脉冲1010短的脉冲持续时间。图10c绘示单一设定脉冲1030，具有快速上升边缘和斜坡形(ramp-shaped)尾部边缘、或具有恒定或接近恒定斜率的设定尾部1035。例如，根据过滤器阵列与第五区块的存储单元所储存的输入阵列中的特定框的单元之间的类比电位的差异，设定尾部1035的尾部长度可在10ns和1ms之间变化。
图11绘示操作存储器装置的流程的简易流程图。在步骤1110，可以将输入阵列储存在第一区块的存储单元中。在步骤1120，可以将特征阵列储存在第二区块的存储单元中。
在步骤1130，可以初始化第三区块的存储单元。第三区块的存储单元可包括具有电阻值电位的可编程电阻存储单元，或具有阈值电压电位的电荷储存存储单元。在第三区块的存储单元中的类比电位包括电阻值电位的情况下，步骤1130可以包括将第三区块的存储单元设置为最高电阻值电位，例如1mω。例如，最高电阻值电位可以表示特征阵列与第一区块的存储单元中的特定框的单元之间的匹配数位值数量与特征阵列中的数位值数量相同的情况。在第三区块的存储单元中的类比电位包括阈值电压电位的情况下，步骤1130可以包括将第三区块的存储单元擦除到最低阈值电压电位。例如，最低阈值电压电位可以表示特征阵列与第一区块的存储单元中的特定框的单元之间的匹配数位值数量为零的情况。
如流程图中所示的步骤1110、1120和1130的顺序并非指示步骤1110、1120和1130可被执行的顺序。例如，可以在步骤1110之前执行步骤1130，且可以在步骤1120之后执行步骤1110。
在步骤1140，耦接到第一区块的存储单元和第二区块的存储单元的感测电路可比较第一区块中的存储单元与第二区块中的存储单元之间的电性差异以产生输出值阵列。对于第一区块中的一组框的单元，感测电路可以比较特征阵列与此组框中每个框之间的电性差异以产生输出值阵列，其中输出值阵列中的每个值对应于此组框中的一个框，并指示来自其对应框的类比值与来自特征阵列的类比值之间的电性差异。
在步骤1150，操作性地耦接到第三区块的存储单元130的写入电路可以将输出值阵列储存在第三区块的存储单元中。类比电位可以储存在用于输出值阵列的第三区块的每个单元中。写入电路(170，图1)可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲数量，其中第三区块的存储单元中的单元可包括电阻值电位或阈值电压电位。写入电路可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的脉冲持续时间，其中第三区块的存储单元中的单元包括电阻值电位或阈值电压电位。写入电路可以为第三区块中的每个单元施加一序列的写入脉冲，其具有根据输出值阵列中的相应输出值所决定的写入脉冲的尾部长度，其中第三区块的存储单元中的类比电位包括电阻值电位。
再者，此装置可包括第四区块的存储单元以储存过滤器阵列、及第五区块的存储单元以储存输入阵列。卷积电路操作性地耦接到第四区块的存储单元和第五区块的存储单元以产生卷积值阵列。此流程可以包括在输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值的阵列，并将卷积值阵列储存在第一区块中。此流程可以继续比较储存在第一区块的存储单元中的卷积值阵列与储存在第二区块的存储单元中的特征阵列之间的电性差异，以产生输出值阵列，并将输出值阵列储存在第三区块的存储单元。
储存在第五区块的存储单元的输入阵列及过滤器阵列中可包括数位值，而卷积电路可接收数位值作为函数的输入。对于输入阵列中一组框的单元，此函数可以将过滤器阵列与此组框中的每个框进行卷积，以产生卷积值阵列，其中卷积值阵列中的每个值对应于此些框中的一个框，并指示来自其对应框的数位值匹配来自过滤器阵列的相应数位值的数量。此流程包括与原地卷积协调将输入阵列中的一组框和过滤器阵列的总线应用于
图12绘示根据本技术集成电路的简易示意图。在图12所示的示例中，集成电路1200包括存储器1270。存储器1270包括第一区块的存储单元110、用于储存特征阵列的第二区块的存储单元120、储存输出值阵列的第三区块的存储单元130、储存过滤器阵列的第四区块的存储单元140、以及第五区块的存储单元150。在一个实施例中，第一区块的存储单元110被配置为储存输入阵列。在替代实施例中，第五区块的存储单元150被配置以储存输入阵列。在一个实施例中，过滤器阵列和特征阵列可以是相同的阵列。
集成电路1200包括总线产生电路1250，总线产生电路1250是与比较电性差异的感测电路协调将储存在第一区块的存储单元的输入阵列中的此框组和特征阵列的总线应用于第一区块和第二区块。总线产生电路1250还可与原地卷积协调将储存在第五区块的输入阵列中此框组和过滤器阵列的总线应用于第五区块和第四区块。
总线产生电路1250可以包括第一区块总线产生器1251、特征阵列总线产生器1252、输出阵列总线产生器1253、过滤器总线产生器1254、和第五区块总线产生器1255。第一区块总线产生器1251耦接到总线1261，总线1261转而耦接到第一区块的存储单元110。特征阵列总线产生器1252耦接到总线1262，总线1262转而耦接到第二区块的存储单元120。输出阵列总线产生器1253耦接到总线1263，总线1263转而耦接到第三区块的存储单元130。过滤器总线产生器1254耦接到总线1264，总线1264转而耦接到第四区块的存储单元140。第五区块总线产生器1255耦接到总线1265，总线1265转而耦接到第五区块150。总线1240上所供应的总线被提供给第一区块总线产生器1251、特征阵列总线产生器1252、输出阵列总线产生器1253、过滤器总线产生器1254、和第五区块总线产生器1255。
卷积电路180分别通过线1274、1275、及1271a操作性地耦接到第四区块的存储单元140、第五区块的存储单元150、及第一区块的存储单元110，用于在储存在第五区块的存储单元中的输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值阵列。感测电路160分别通过线1271b及1272耦接到第一区块的存储单元和第二区块的存储单元，用于比较第一区块的存储单元与第二区块的存储单元之间的电性差异，以产生输出值阵列。第三区块的存储单元130通过线1273耦接到感测电路160，用于将输出值阵列储存在第三区块的存储单元中。
在一个实施例中，第一区块的存储单元110、第二区块的存储单元120、第三区块的存储单元130、第四区块的存储单元140、和第五区块的存储单元150可以配置在不同区块的单元中。第一区块总线产生器1251、特征阵列总线产生器1252、输出阵列总线产生器1253、过滤器总线产生器1254、和第五区块总线产生器1255可以是不同的总线产生器，包括相应的用于字线的列译码器及用于位元线的行译码器。在替代实施例中，第一区块的存储单元110、第二区块的存储单元120、第三区块的存储单元130、第四区块的存储单元140、和第五区块的存储单元150可配置于共同区块的单元。在此实施例中，第一、第二和第三单元阵列可以共享耦接到共同行译码器的字线，并且具有用于耦接到相应单元阵列的位元线的相应列译码器。
数据系通过数据输入线1295从集成电路1200上的输入/输出端口或从集成电路1200内部或外部的其他数据来源，被提供给第一区块的存储单元110、第二区块的存储单元120、第三区块的存储单元130、第四区块的存储单元140、和第五区块的存储单元150。通过数据输入线1295提供的数据可包括待被储存在第一区块的存储单元110或第五区块的存储单元150的输入阵列、待被储存在第四区块的存储单元140中的过滤器阵列、及待被储存在第二区块的存储单元120中的特征阵列。在所示实施例中，其它电路1290系包含在集成电路上，例如通用处理器或专用应用电路，或提供由存储器阵列所支持的系统单芯片(system-on-a-chip)功能的模块的组合。数据通过数据输出线1285从感测电路160提供给集成电路1200上的输入/输出端口，或提供给集成电路1200内部或外部的其他数据目的地。通过数据输出线1285提供的数据可以包括储存在第三区块的存储单元130中的输出值阵列。
卷积电路180可以在第五区块的存储单元所储存的输入阵列上执行过滤器阵列的函数的原地卷积，以产生卷积值阵列。操作性地耦接到第三区块130的写入电路170可以改变输出阵列中的单元的类比电位。操作性地耦接到第一区块110的写入电路190可以改变第一区块110中的单元的类比电位。在一个实施例中，写入电路170和写入电路190可以是相同的写入电路。在此例中使用偏压布置状态机实现的卷积电路180、写入电路170和写入电路190，控制在区块中通过一个或多个电压供应所产生或提供的偏压布置供应电压1220的应用，例如读取、编程、和擦除电压。
可以使用本领域周知的专用逻辑电路来实现卷积电路180和写入电路170。在替换实施例中，卷积电路180和写入电路170可以包括通用处理器，其可以实现在相同的集成电路上以控制装置的操作。在其他实施例中，专用逻辑电路和通用处理器的组合可用于实现卷积电路180和写入电路170。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求所界定的为准。
1.一种存储器装置，包括：
一第一区块的存储单元；
一第二区块的存储单元，以储存一特征阵列；
一第三区块的存储单元，以储存一输出值阵列；
一感测电路，耦接至该第一区块的存储单元及该第二区块的存储单元，以比较该第一区块的这些存储单元及该第二区块的这些存储单元之间的电性差异，以产生该输出值阵列；以及
一写入电路，操作性地耦接至该第三区块，以储存该输出值阵列于该第三区块的存储单元内。
2.如权利要求1项所述的装置，其中：
对于该第一区块内的一组框的单元，该感测电路被配置以比较该特征阵列与该组框内各个框之间的电性差异，以产生该输出值阵列，其中该输出值阵列内各个值对应于该组框内的一个框，并表示来自其对应框的类比值与来自该特征阵列的类比值之间的电性差异。
3.如权利要求2项所述的装置，包含多个总线产生电路，这些总线产生电路与比较这些电性差异的该感测电路协调将该组框及该特征阵列的多个总线应用于该第一区块及该第二区块。
4.如权利要求1项所述的装置，其中该第一区块被配置以储存一输入阵列。
5.如权利要求1项所述的装置，包括：
一第四区块的存储单元，以储存一过滤器阵列；
一第五区块的存储单元，以储存一输入阵列；
一卷积电路，操作性地耦接至该第四区块的存储单元及该第五区块的存储单元，以在该输入阵列上执行该过滤器阵列的一函数的原地卷积，以产生一卷积值的阵列；及
另一写入电路，操作性地耦接至该第一区块的存储单元，以将该卷积值的阵列储存在该第一区块中。
6.如权利要求5项所述的装置，其中：
该输入阵列及该过滤器阵列包括多个数位值，而该卷积电路接收这些数位值作为该函数的输入；及
对于该输入阵列中的一组框的存储单元，该函数将该过滤器阵列与该组框中各个框进行卷积以产生该卷积值的阵列，其中该卷积值的阵列中各个值对应于该组框中的一个框，且表示来自其对应框的多个数位值匹配来自该过滤器阵列的对应的数位值。
7.如权利要求6项所述的装置，包括多个总线产生电路，这些总线产生电路与该原地卷积协调将该输入阵列的该组框及该特征阵列的多个总线应用于该第五区块及该第四区块。
8.如权利要求1项所述的装置，其中操作性地耦接至该第三区块的该写入电路被配置以储存一类比电位于该第三区块的各单元中，以用于该输出值阵列。
9.如权利要求1项所述的装置，其中该写入电路对该第三区块中的每个单元施加一序列的写入脉冲，该序列的写入脉冲具有根据该输出值阵列中的一相应输出值所决定的写入脉冲数量。
10.如权利要求1项所述的装置，其中该写入电路对该第三区块中的每个单元施加一序列的写入脉冲，该序列的写入脉冲具有根据该输出值阵列中的一相应输出值所决定的一尾部长度。
技术总结