相关申请的交叉引用
本申请要求于2018年12月3日提交的申请号1872239的法国专利申请的优先权，于此将该申请通过引用的形式并入本文。
本发明总体上涉及半导体存储器，并且，在特定的实施例中，涉及用于管理存储器设备的存储空间的方法和对应的系统。
背景技术：
错误校正码对那些本领域中的技术人员是已知的，并且令其对比特的错误逻辑值进行校正是可能的。更精确地，利用错误校正码，如果s个校验位被添加到b个数据比特，则对b s个比特中的r个错误进行校正是可能的。
当被期望实现错误校正码时，包含数据和校验位的存储器的尺寸大于旨在存储数据而不需使用错误校正码的存储器的尺寸。
作为指示，旨在在32位的宽度(32位字)上存储数据的静态存储器具有用于存储校验位的7位的附加宽度，因此导致39位的总宽度，从而能够存储39位字。
这样的结果是与不旨在存储校验位的32位存储器相比，增加了22％的面积。
如果在特定的应用中用户不希望使用错误校正码，该22％的附加存储器区将不会被使用，因为其针对数据存储是不可访问的。现在，该损失的存储器面积在泄漏电流中具有直接影响，该影响针对低-消耗产品是不可忽略的。
存储器面积的增加还具有在设备的成本上的影响。
因此存在需要将这种缺点整流、并且提出在存储器的存储空间的管理中的更大的灵活度的需要，以便使用错误校正码的可选性质纳入考虑。
技术实现要素：
根据一个实施例，系统基于第一位置有利地确定第三地址。
这使得简化第三地址的计算是可能的，并且使得将与数据相关联的验证字的地址链接到该数据字的地址是可能的，以便能够非常简便地取回在第二存储器区域中的验证字。
根据一个实施例，系统包括接口。
该接口被配置以便将与第一数据和与这些第一数据相关联的第一初始地址接收。
该接口还被配置以便可能地将第二数据和与这些第二数据相关联的第二初始地址接收。
该接口还被配置以便基于第一初始地址来递送第一地址，以及基于第二初始地址来递送第二地址。
特别地，第一初始地址和第二初始地址根据系统的结构和存储器设备的尺寸总体上在总线上被传递，存储器设备中的第一地址和第二地址可以与第一初始地址和第二初始地址相同或不同。
因此，例如，第一初始地址和第二初始地址可以被编码在17位上，而第一地址和第二地址例如可以通过截断初始地址的两位而被编码在15位上。
系统还包括错误校正码电路，被配置以确定与所述第一数据相关联的校验位。
系统还包括处理电路，被配置以确定校验位的第三地址；以及控制电路，被配置以将第二数据和所述第二地址、或校验位和第三地址递送到第二存储器区域。
根据一个实施例，第一存储器区域包括具有第一存储器尺寸的至少一个第一存储器区(例如，n千比特，n能够等于32或64，这些值不受限制)，以及包含第二存储器区的第二存储器区域也具有上述第一尺寸。
上述至少一个第一存储器区和第二存储器区包含行。
并且，根据一个实施例，处理电路被配置以便确定所述第三地址，使得与存储在所述至少一个第一存储器区的第一连续数目的第一行中的第一数据相关联的校验位被存储在第二存储器区的第二数目的行中，该第二数目小于第一数目。
更特别地，当所述至少一个第一存储器区的每行和第二存储器区的每行被配置以便存储p字节的字时，处理电路被配置以便确定所述第三地址，以便与储存在所述至少一个第一存储器区的p个连续行的第一数据相关联的校验位被存储在第二存储器区的行的p字节中。
因此，例如，如果每行都具有以存储32位(4字节)字的容量，则与存储在第一存储器区的4个连续行中的32位数据字相关联的校验位将被存储在第二存储器区的行的4个字节中。
例如，如果每行都具有以存储64位(8字节)字的容量，则与存储在第一存储器区的八个连续行中的64位数据相关联的校验位将被存储在第二存储器区的行的8字节中。
在实践中，第一存储器区可以包含多个第一存储器区，例如但不限于四个第一存储器区，第一存储器区各自具有所述第一存储器尺寸(例如64千位)。
更特别地，如上文指出的，如果p代表了能够被存储在行中的字节的数目，则第一存储器区域可以包含k乘以p个第一存储器区，并且第二存储器区域可以包含k个第二存储器区(k是大于等于1的整数)。
存储器设备可以是易失性存储器设备，例如静态随机存取存储器(sram)，但也可以是非易失性存储器，例如eeprom存储器，这些示例并不构成限制。
根据另一方面，所提出的是用于管理包含第一存储器区域和第二存储器区域的存储器设备的储存器空间的方法，该方法包括在第一区域中的第一地址处存储第一数据，并且根据命令，在第二存储器区域中在第二地址处存储第二数据，或在第二存储器区域中存储与在第三地址处的第一数据相关联的错误校正码校验位。
根据实现方式的一种模式，该方法包括基于第一地址来确定第三地址。
确定第三地址有利地包括截断第一地址。
根据实现方式的一种模式，该方法包括：接收第一数据和与第一数据相关联的第一初始地址；并且可能地接收第二数据和与这些第二数据相关联的第二初始地址；基于第一初始地址将第一地址公式化，并且基于第二初始地址将第二地址公式化；确定与所述第一数据相关联的校验位；确定校验位的第三地址；并且根据命令，将所述第二数据和所述第二地址或校验位和第三地址递送至第二存储器区域。
根据实现方式的一种模式，第一存储器区域包括具有第一存储器尺寸的至少一个第一存储器区，并且第二存储器区域包含也具有所述第一存储器尺寸的第二存储器区。
根据实现方式的一种模式，上述至少一个第一存储器区和第二存储器区和包含行，并且与在所述至少一个第一存储器区的第一数目的连续行中存储的第一数据相关联的校验位被存储在第二存储器区的第二数目的行中，该第二数目小于第一数目。
根据实现方式的一种模式，所述至少一个第一存储器区的每行以及第二存储器区的每行被配置以便存储p字节的字，并且与被存储在所述至少一个第一存储器区的p个连续行中的第一数据相关联的校验位被存储在第二存储器区的行的p字节中。
根据实现方式的一种模式，第一存储器区域包含多个存储器区，存储器区各自具有所述第一存储器尺寸。
根据实现方式的一种模式，第一存储器区域包含k乘以p个第一存储器区，并且第二存储器区域包含k个第二存储器区，k是大于或等于1的整数。
存储器设备可以是易失性存储器设备。
附图说明
基于对完全非限制性实施例、本发明的实现方式的模式和附图的详细描述，本发明的其他优点和特征将变得显而易见，其中：
图1示出了根据本发明的、在第一配置中的存储器设备的一个实施例，
图2示出了根据本发明的、在第二配置中的存储器设备的一个实施例，
图3示出了根据本发发明的系统的一个实施例，
图4部分地示出了根据本发明的方法的实现方式的一种模式，
图5根据本发明部分地图示了该方法的实现方式的一种模式，
图6部分地示出了根据本发明的该法的实现方式的一种模式，以及
图7部分地示出了本发明的一个示例性实现方式。
具体实施方式
本发明的实现方式的模式以及实施例涉及存储器设备的存储空间的管理，尤其是涉及易失性存储器设备，特别是，例如当使用错误校正码是可选的时，涉及静态随机存取存储器(sram)。
根据实现方式的一种模式和实施例，所提出的是一种存储器，该存储器能够存储数据和错误校正校验位，并且在一些应用中，如果没有规定去使用错误校正码，该存储器能够出于存储数据的目的，重新使用针对这些校验位所提供的存储器空间。
根据一个方面，所提出的是包括第一存储器区域和第二存储器区域的存储器设备的系统，该第一存储器区域旨在在第一地址处存储第一数据，该第二存储器区域旨在根据命令在第二地址处存储第二数据或在第三地址处储存与第一数据相关联的错误校正码校验位。
在图1中，附图标记dmm标识存储器设备，在这种状况中，该存储器设备是包含第一存储器区域dm1和第二存储器区域dm2的易失性存储器设备。
第一存储器区域dm1包含相同的存储器尺寸的四个存储器区sram1、sram2、sram3和sram4。
在此处图示的示例中，这些存储器区由分离的静态随机存取存储器形成。就是说，这些存储器区也能够被考虑为是一个相同的存储器的存储器区。
第二存储器区域dm2包含存储器区sram5，其具有与存储器区sram1至sram4相同的存储器尺寸。
并且在这种状况中，存储器区sram5是静态随机存取存储器。
在此处描述的示例中，存储器设备的宽度等于32位，就是说该存储器可能存储各自包含四个字节的32位数据字。
存储器尺寸等于n千位(例如64千位)。
存储器区sram1至sram4被旨在分别存储数据data-mem-cut1至data-mem-cut4。
在图1中图示的配置中，存储器区sram5被旨在包含与存储在存储器区sram1至sram4中的数据相关联的错误校正码校验位。
这基于信号scecc的命令而被执行(例如该命令在这种状况中采用了逻辑值1)。
图2图示了存储器设备dmm的另一种配置，其中这次，存储器区sram5旨在存储第二数据data-mem-cut5。
这对应于其中用户可以不希望去使用错误校正码，但可以相反地希望去使用在存储器区sram5中的可用空间以在此存储数据的状况。
在这种状况中，控制信号scecc等于0。
现在将更特别地参考图3，以便描述根据本发明的系统的实施例。
系统sys包括连接到总线bss的接口srint，该接口可以具有任何常规结构，并且例如是使用例如在文档arm(2001，2006)amba3ahb-liteprotocolv1.0规范中描述的协议的ahb总线。
特别地，该总线传递第一数据data-mem-cut1至data-mem-cut4、与第一数据相关联的第一初始地址hadrr、可能的第二数据add-memory-cut5和第二初始地址hadrr、以及其他常规总线信号，为简单起见，在此未示出。
具有本身已知的传统结构的接口srint被配置为递送与第一数据data-mem-cut1至data-mem-cut4相关联的第一地址，并可能地递送与第二数据data-mem-cut2相关联的第二地址。
这些第一地址和第二地址分别从在总线bss上被传递的第一初始地址和第二初始地址hadrr中被提取。
第一地址和第二地址可以与第一初始地址相同。就是说，根据系统的结构，并且特别地根据存储器区的宽度，第一地址和第二地址可以基于第一初始地址和第二初始地址通过截断一个或多个位而被获取。
在此处描述的示例中，由8位的4字节形成的32位字可以被写入到存储器区srami的每行(i等于1、2、3或4)。
因此，在该示例中，附图标记add-mem-cut1至add-mem-cut4表示存储器区sram1至sram4的行的地址，并且附图标注mask-mem-cut1至mask-mem-cut4表示在考虑中的存储器区的所表示的行中的字节的数目。
因此地址add-mem-cut1至add-mem-cut4以及掩码mask-mem-cut1至mask-mem-cut4形成了所述第一地址。
相似的，地址add-mem-cut5和掩码mask-mem-cut5形成了与数据data-mem-cut5的第二项相关联的第二地址。
信号wen-cut-1至wen-cut-4和wen-cut5是用于对各种存储器区写入的常规控制信号，并且信号csen-cut1至csen-cut4和csen-cut5是用于在考虑中选择存储器区的常规信号。
系统sys还包括错误校正码电路mecc，其具有常规的且本身已知的结构，该错误校正码电路mecc被配置以便确定与上述第一数据data-mem-cut1-4相关联的校验位。
更精确地，针对存储在存储器区sram1至sram4的行中的4字节字，附图标记s表示与该4字节字相关联的校验位。
在32位字的状况中，s是7位的字。作为结果，s可以被存储在存储器区sram5的一个字节中。
如果存储器的宽度是64位而不是32位，s将具有8位的长度，其仍然可以被存储在存储器区sram5的一个字节中。
如常规的，为了将新的32位字写入到存储器区sram1至sram4的一个存储器区的行，已经被存储在该行中的字将被在所有中第一个被读取。
然后，错误校正码电路mecc基于校验位的s集合和数据位确定校验子(syndrome)。
在此召回，校验子是错误校正期间被执行的中间计算，令其可能检测并且定位错误。
如果位是有缺陷的，mecc块有效地检测该缺陷比特并且将其校正。
在将新字写入到对应的存储器区中先前的字的地址之前，mecc块将计算与数据的新字节相对应的新校验位的新集合s。当在这方面中可实施时，校验位的新集合s利用有缺陷的位的校正的值而被计算。
然后新字被写入到对应的第一地址处的对应的存储器区。
如在图3中图示的，关于校验位的新集合s，其被递送到多路复用器mx的输入端。
系统sys还包括处理电路mt，被配置以便针对这些校验位s来确定第三存储地址。
这些校验位s将特别地被存储在存储器区sram5中。
在这种状况中，第三地址包含存储器区sram5的行的地址a-ecc，以及用于在所述行中选择四个字节中的一个的掩码m-ecc。
正如将在下文中更多的细节中见到的，这些第三地址基于第一地址而被确定，并且更精确地，这些第三地址基于行地址add-mem-cut1至add-mem-cut4而被确定。
系统sys还包括控制电路mcmd，其被配置以便将第二数据data-mem-cut5和相关联的第二地址add-mem-cut5、mask-mem-cut5或校验位s以及第三地址a-ecc和m-ecc递送到第二存储器区域，就是说在这种状况中递送到存储器区sram5。
在这种状况中控制电路mcmd包括模块bmcm，例如递送控制信号scecc的逻辑校验单元，以及在其控制输入端上接收该控制信号scecc的多路复用器mx。
当然，根据信号scecc的值，信号wen-cut5和信号csen-cut5也将被递送到耦合至存储器区sram5的存储器接口dm2int。
与其相反，信号wen-cut1至wen-cut4和csen-cut1至csen-cut4针对其部分仅被递送到耦合至第一存储器区域dm1的接口sm1int。
现将更特别地参考至图4至图7，以便图示根据本发明的方法的实现方式的一种模式。
图4更具体地示图示了基于由存储器接口srint接收的第一初始地址hadrr，获得与旨在存储在存储器区域sram1-sram4中的第一数据相关联的第一地址。
在此处描述的示例中，初始地址haddr是在b0至b17的18位上被编码的地址。
图4的左边部分以十六进制的格式图示了这些地址。
第一地址add-mem-cut通过截断初始地址的两个最不重要比特b0和b1而被获取。
因此，在图4的右边部分以十六进制格式图示了这些add-mem-cut地址。
更精确地，值0000是区sram1的起始地址，而地址3fff是该存储器区sram1的结束地址。
地址4000是存储器区sram2的起始地址，而地址7fff是该存储器区sram2的结束地址。
地址8000是存储器区sram3的起始地址，而地址bfff是该存储器区sram3的结束地址。
最后，地址c000是存储器区sram4的起始地址，而地址ffff是该存储器区sram4的结束地址。
当然，与可能旨在被存储在存储器区sram5中的数据相关联的存储器地址add-mem-cut5以与刚刚描述的相同方式而被获得。
图5图示了基于第一地址add-mem-cut来获取第三地址a-ecc的一个示例。
更精确地，也是在这种状况中，地址add-mem-cut被截断了两位以便获取在存储器区sram5中的对应行的地址a-ecc。
更精确地，该截断是地址add-mem-cut的两个最不重要位b0和b1的截断。
校验位s与存储在存储器区sram1中的数据相关联，因此将会被写入在存储器区sram5的地址0000和0fff之间。
与被写入存储器区sram2的数据相关联的校验位将被存储在存储器区sram5的地址1000和1fff之间。
与被写入存储器区sram3的数据相关联的校验位将被存储在存储器区sram5的地址2000和2fff之间。
最后，与被写入存储器区sram4的数据相关联的校验位将被存储在存储器区sram5的地址3000和3fff之间。
最后，如在图6中图示的，掩码m-ecc取决于地址add-mem-cut的两个最不重要位b0和b1。
更精确地，如果两个位b0和b1等于0，则m-ecc的第一字节等于1，而其他位等于0，这意味着对应行的第一字节被选择以存储校验位s。
如果比特两个比特b1和b0具有相应的值0和1，则这次是掩码m-ecc的第二字节具有值1，这意味着行的第二字节被选择以存储校验位s。
如果位b1和b0具有相应的值1和0，则这次m-ecc的第三字节具有值1，这对应于对应行的第三字节的选择以存储校验位。
最后，如果两个位b1和b0两者都具有值1，则m-ecc的第四字节具有值1，这对应于对应行的第四字节的选择以存储校验位。
当然，确定m-ecc的该技术也可应用于确定mask-mem-cut1至mask-mem-cut4以及mask-mem-cut5，以便针对要存储的每个数据字的每个字节选择地址行中的对应字节。
因此，例如如果被期望存储在初始地址haddr处的数据字节等于0x2001abc8，则第一地址在截断初始地址之后，将等于6af2，这对应于第二存储器区sram2的第一地址add-mem-cut2。
关于形成与存储在行中的新的32位字相关联的校验位的字s的7位字，在存储器区sram5中的对应行的地址a-ecc在截断第一地址add-mem-cut2之后具有值1abc。
因为第一地址的两个最不重要位b1和b0具有相应的值1和0，所以掩码m-ecc与该行地址相关联，指示了该行的第三字节的选择以存储该验证字s。
现在将更具体地参考图7以便图示根据本发明的方法的一个示例性实现方式。
在该示例中，假设所有的存储器区sram1至sram2以及sram5具有64千位的存储器尺寸以及32位的字宽。
作为结果，每个存储器区包含2048行，每行能够包含32位(4字节)字。
错误校正码被应用。每个校验字与包含7个校验位的32位数据字相关联。
通过应用上文所述的地址和掩码确定规则，可以见到的是与存储器区sram1的第一行的四个字节oct01、oct11、oct21和oct31相关联的校验位的集合s11将被存储在存储器区sram5的第一行的字节oct35中。
相似的，校验位字s21与存储器区sram2的第二行的四个字节oct02、oct12、oct22和oct32相关联，并将被存储在存储器区sram5的第一行的字节oct25中。
校验位字s31与存储器区sram3的第三行的四个字节oct03、oct13、oct23和oct33相关联，并将被存储在存储器区sram5的第一行的字节oct15中。
最后，校验位字s41与存储器区sram4的第四行的四个字节oct04、oct14、oct24和oct34相关联，并将被存储在存储器区sram5的第一行的字节oct05中。
并且，将与各种行相关联的各种校验位字储存的该过程将会继续。
大体上来说，与存储器区srami(i在1和4之间变化)的四个连续行的四个字相关联的四个校验位将被存储在存储器区sram5的仅一个且相同的行中。
因此，与存储器区sram1的2048行相关联的校验字将被存储在存储器区sram5的512行中。
并且，存储器区sram5的512行之后将被专用于存储与存储在存储区sram2中的数据相关联的校验位si2。
1.一种系统，包括：
存储器设备，包括
第一存储器区域，用以在第一地址处存储第一数据，以及
第二存储器区域，用以根据命令，将第二数据存储在第二地址处或将与所述第一数据相关联的错误校正码校验位存储在第三地址处。
2.根据权利要求1所述的系统，还包括：处理电路，被配置为基于所述第一地址来确定所述第三地址。
3.根据权利要求1所述的系统，还包括：
接口，被配置为
接收所述第一数据和与所述第一数据相关联的第一初始地址、以及所述第二数据和与所述第二数据相关联的第二初始地址，以及
基于所述第一初始地址和所述第二初始地址，递送所述第一地址和所述第二地址，
错误校正码电路，被配置为确定与所述第一数据相关联的所述错误校正码校验位，
处理电路，被配置为基于所述第一地址，确定所述错误校正码校验位的所述第三地址，以及
控制电路，被配置为将以下任一项递送到所述第二存储器区域：
所述第二数据和所述第二地址或
所述错误校正码校验位和所述第三地址。
4.根据权利要求1所述的系统，其中所述第三地址是被截断的第一地址。
5.根据权利要求1所述的系统，其中所述第一存储器区域包括具有第一存储器尺寸的至少一个第一存储器区，并且所述第二存储器区域包括也具有所述第一存储器尺寸的第二存储器区。
6.根据权利要求5所述的系统，还包括被配置为确定所述第三地址的处理电路，其中所述至少一个第一存储器区和所述第二存储器区包括行，其中所述第一数据被存储在所述至少一个第一存储器区的第一数目的连续行中，并且其中与所述第一数据相关联的所述错误校正码校验位被存储在所述第二存储器区的第二数目的行中，所述第二数目小于所述第一数目。
7.根据权利要求6所述的系统，其中所述至少一个第一存储器区的每行以及所述第二存储器区的每行被配置为存储p个字节的字，其中与存储在所述至少一个第一存储器区的p个连续行中的所述第一数据相关联的所述错误校正码校验位被存储在所述第二存储器区的行的所述p个字节中。
8.根据权利要求7所述的系统，其中所述第一存储器区域包含k乘以p个第一存储器区，并且所述第二存储器区域包括k个第二存储器区，k是大于或等于1的整数。
9.根据权利要求5所述的系统，其中所述第一存储器区域包括多个第一存储器区，所述多个第一存储器区各自具有所述第一存储器尺寸。
10.根据权利要求1所述的系统，其中所述存储器设备是易失性存储器设备。
11.一种存储器设备，包括：
多个存储器区域，包括第一存储器区域和第二存储器区域；
错误校正码电路，被配置为确定与将被存储在所述第一存储器区域中的第一数据相关联的校验位；以及
控制电路，配置为确定信号命令是否被设置为第一值或与所述第一值不同的第二值；
响应于确定所述信号命令被设置为所述第一值，递送将要被存储在所述第二存储器区域中的第二数据，以及
响应于确定所述信号命令被设置为所述第二值，递送将要被存储在所述第二存储器区域中的所述校验位。
12.根据权利要求11所述的存储器设备，其中所述第一存储器区域包括具有第一存储器尺寸的至少一个第一存储器区，并且所述第二存储器区域包括也具有所述第一存储器尺寸的第二存储器区。
13.根据权利要求12所述的存储器设备，还包括处理电路，所述处理电路被配置为确定针对所述校验位的地址，其中所述至少一个第一存储器区和所述第二存储器区包括行，其中所述第一数据被存储在所述至少一个第一存储器区的第一数目的连续行中，并且其中与所述第一数据相关联的所述校验位被存储在所述第二存储器区的第二数目的行中，所述第二数目小于所述第一数目。
14.根据权利要求13所述的存储器设备，其中所述至少一个第一存储器区的每行以及所述第二存储器区的每行被配置为存储p个字节的字，其中与存储在所述至少一个第一存储器区的p个连续行中的所述第一数据相关联的所述校验位被存储在所述第二存储器区的行的所述p个字节中。
15.根据权利要求14所述的存储器设备，其中所述第一存储器区域包含k乘以p个第一存储器区，并且所述第二存储器区域包括k个第二存储器区，k是大于或等于1的整数。
16.一种用于管理存储器设备的存储器空间的方法，所述方法包括：
在所述存储器设备的第一存储器区域的第一地址处存储第一数据；
响应于确定信号命令被设置为第一值，在所述存储器设备的第二存储器区域中在第二地址处存储第二数据；以及
响应于确定所述信号命令被设置为不同于所述第一值的第二值，将与所述第一数据相关联的错误校正码校验位存储在所述第二存储器区域中的第三地址处。
17.根据权利要求16所述的方法，还包括：基于所述第一地址来确定所述第三地址。
18.根据权利要求17所述的方法，其中确定所述第三地址包括：截断所述第一地址。
19.根据权利要求16所述的方法，还包括：
接收所述第一数据和与所述第一数据相关联的第一初始地址，并且接收所述第二数据和与所述第二数据相关联的第二初始地址；
基于所述第一初始地址来公式化所述第一地址，并且基于所述第二初始地址来公式化第二地址；
确定与所述第一数据相关联的所述错误校正码校验位；
确定所述错误校正码校验位的所述第三地址；以及
响应于确定所述信号命令被设置为所述第一值或所述第二值，将所述第二数据和所述第二地址或所述错误校正码校验位和所述第三地址递送至所述第二存储器区域。
20.根据权利要求16所述的方法，其中所述第一存储器区域包括具有第一存储器尺寸的至少一个第一存储器区，并且所述第二存储器区域包括也具有所述第一存储器尺寸的第二存储器区。
21.根据权利要求20所述的方法，其中所述至少一个第一存储器区和所述第二存储器区包括行，其中所述第一数据被存储在所述至少一个第一存储器区的第一数目的连续行中，并且与所述第一数据相关联的所述错误校正码校验位被存储在所述第二存储器区的第二数目的行中，所述第二数目小于所述第一数目。
22.根据权利要求21所述的方法，其中所述至少一个第一存储器区的每行以及所述第二存储器区的每行被配置为存储p字节的字，并且与存储在所述至少一个第一存储器区的p个连续行中的所述第一数据相关联的所述错误校正码校验位被存储在所述第二存储器区的行的所述p个字节中。
23.根据权利要求22所述的方法，其中所述第一存储器区域包括k乘以p个第一存储器区，并且所述第二存储器区域包括k个第二存储器区，k是大于或等于1的整数。
24.根据权利要求20所述的方法，其中所述第一存储器区域包括多个存储器区，所述多个存储器区各自具有所述第一存储器尺寸。
25.根据权利要求16所述的方法，其中所述存储器设备是易失性存储器设备。
技术总结