1.本实用新型涉及时钟检测技术领域，具体涉及一种时钟检测电路。
背景技术：2.时钟信号是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是有固定周期并与运行无关的信号量。时钟信号有固定的时钟频率，时钟频率是时钟周期的倒数。时钟信号常被用于同步电路当中，扮演计时器的角色，保证相关的电子组件得以同步运作；可以使用时钟来同步mcu的不同进程，通过上升沿或下降沿来改变周期输出。一旦外部提供给该电路板的时钟出现故障，电路板上某些芯片工作将不正常；严重时，即使时钟恢复了，芯片也不能正常工作，需要重新初始化芯片才能恢复正常工作。
技术实现要素：3.有鉴于此，本实用新型要解决的问题是提供一种时钟检测电路。
4.为解决上述技术问题，本实用新型采用的技术方案是：一种时钟检测电路，包括第一脉冲发生器、第二脉冲发生器、计数器和定时器，所述第一脉冲发生器的输入端与所述计数器的q0端子相连，所述第一脉冲发生器的输出端外接第一或门的输入端，所述第二脉冲发生器的输入端外接clk端子，所述第二脉冲发生器的输出端外接所述第一或门的输入端，所述第一或门的输出端通过第一开关、电流源外接dvdd端子，所述电流源通过第一非门和第二非门外接有锁存器，所述锁存器与所述计数器的clk端子相连，所述计数器的q1端子外接有触发器，所述触发器外接有逻辑门电路，所述触发器的q端子通过第二或门外接有clk_abnormal端子，所述第二或门的输入端通过所述定时器外接有i2c_cmd端子和i2c_clr端子。
5.在本实用新型中，优选地，所述第二脉冲发生器和所述触发器之间设有第三或门，所述第三或门的其一输入端与所述锁存器相连，所述第三或门的另一输入端与所述第二脉冲发生器的输出端相连，所述第三或门的输出端与所述触发器的clk端子相连。
6.在本实用新型中，优选地，所述逻辑门电路包括第一或非门、第二或非门、第一与门、第一与非门、第四或门和第三非门，所述触发器的rn端子与所述第三非门的输出端相连，所述第三非门的输入端与所述第二或非门的输出端相连，所述第二或非门的其一输入端与所述第二脉冲发生器的输出端相连，所述第二或非门的另一输入端与所述第一与非门的输出端相连，所述第一与非门的其一输入端与所述第一与门的输出端相连，所述第一与非门的另一输入端与所述第四或门的输出端相连，所述第一与门的其一输入端与所述第一或非门的输出端相连，所述第一与门的另一输入端外接有rn端子，所述第一或非门的两个输入端分别外接有clk_dtc_en端子和pws_en端子，所述第四或门的两个输入端分别外接有co端子和do端子。
7.在本实用新型中，优选地，所述触发器设置为d型触发器。
8.本实用新型具有的优点和积极效果是：clk端子用于输入时钟检测信号，通过i2c_
cmd端子接入i2c总线，i2c_scl的工作频率为32k，如果scl的h和l在1ms或更长时间内没有变化，则判断发生了异常，检测时钟信号后经由触发器的clk_out端子输出，co端子用于输入来自解码器的co信号，当检测到过充电时，“h”电平开启充电控制。do端子用于输入来自解码器的do信号，当检测到过放电时，“h”电平开启放电控制。通过内置计数器，每次i2c接收到来自mcu的控制命令和数据时进行计数，当计数器计数到128时，确定mcu有问题。mcu正常工作时，通过i2c定时发送计数器清零信号，当触发器或定时器其一输出高电平时，则输出信号即为高电平，通过逻辑门电路进行逻辑控制能够输出时钟异常信号，结构简单、易于控制。
附图说明
9.附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：
10.图1是本实用新型的一种时钟检测电路的整体结构图。
具体实施方式
11.下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
12.需要说明的是，当组件被称为“固定于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
13.除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文中在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
14.如图1所示，本实用新型提供一种时钟检测电路，包括第一脉冲发生器、第二脉冲发生器、计数器和定时器，第一脉冲发生器的输入端与计数器的q0端子相连，第一脉冲发生器的输出端外接第一或门的输入端，第二脉冲发生器的输入端外接clk端子，第二脉冲发生器的输出端外接第一或门的输入端，第一或门的输出端通过第一开关、电流源外接dvdd端子，电流源通过第一非门和第二非门外接有锁存器，锁存器与计数器的clk端子相连，计数器的q1端子外接有触发器，触发器外接有逻辑门电路，触发器的q端子通过第二或门外接有clk_abnormal端子，第二或门的输入端通过定时器外接有i2c_cmd端子和i2c_clr端子。
15.在本实施例中，进一步地，第二脉冲发生器和触发器之间设有第三或门，第三或门的其一输入端与锁存器相连，第三或门的另一输入端与第二脉冲发生器的输出端相连，第三或门的输出端与触发器的clk端子相连。
16.在本实施例中，进一步地，逻辑门电路包括第一或非门、第二或非门、第一与门、第
一与非门、第四或门和第三非门，触发器的rn端子与第三非门的输出端相连，第三非门的输入端与第二或非门的输出端相连，第二或非门的其一输入端与第二脉冲发生器的输出端相连，第二或非门的另一输入端与第一与非门的输出端相连，第一与非门的其一输入端与第一与门的输出端相连，第一与非门的另一输入端与第四或门的输出端相连，第一与门的其一输入端与第一或非门的输出端相连，第一与门的另一输入端外接有rn端子，第一或非门的两个输入端分别外接有clk_dtc_en端子和pws_en端子，第四或门的两个输入端分别外接有co端子和do端子。
17.在本实施例中，进一步地，触发器设置为d型触发器。
18.dvdd端子为数字电源引脚，vss为接地引脚，pws_en端子用于输入省电使能信号，保护ic启动时时钟检测电路不工作，i2c_clr端子用于输入来自解码器的定时器清除信号，i2c_cmd端子用于输入来自解码器的定时器计数信号，rn端子用于输入复位信号，clk_abnormal端子为时钟异常信号输出，clk_dtc_en端子用于输入来自解码器的使能信号。clk端子用于输入时钟检测信号，通过i2c_cmd端子接入i2c总线，i2c_scl的工作频率为32k，如果scl的h和l在1ms或更长时间内没有变化，则判断发生了异常，检测时钟信号后经由触发器的clk_out端子输出，co端子用于输入来自解码器的co信号，当检测到过充电时，“h”电平开启充电控制。do端子用于输入来自解码器的do信号，当检测到过放电时，“h”电平开启放电控制。通过内置计数器，每次i2c接收到来自mcu的控制命令和数据时进行计数，当计数器计数到128时，确定mcu有问题。mcu正常工作时，通过i2c定时发送计数器清零信号，通过逻辑门电路进行逻辑控制能够输出时钟异常信号，结构简单、易于控制。
19.以上对本实用新型的实施例进行了详细说明，但所述内容仅为本实用新型的较佳实施例，不能被认为用于限定本实用新型的实施范围。凡依本实用新型范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。
技术特征：1.一种时钟检测电路，其特征在于，包括第一脉冲发生器、第二脉冲发生器、计数器和定时器，所述第一脉冲发生器的输入端与所述计数器的q0端子相连，所述第一脉冲发生器的输出端外接第一或门的输入端，所述第二脉冲发生器的输入端外接clk端子，所述第二脉冲发生器的输出端外接所述第一或门的输入端，所述第一或门的输出端通过第一开关、电流源外接dvdd端子，所述电流源通过第一非门和第二非门外接有锁存器，所述锁存器与所述计数器的clk端子相连，所述计数器的q1端子外接有触发器，所述触发器外接有逻辑门电路，所述触发器的q端子通过第二或门外接有clk_abnormal端子，所述第二或门的输入端通过所述定时器外接有i2c_cmd端子和i2c_clr端子。2.根据权利要求1所述的一种时钟检测电路，其特征在于，所述第二脉冲发生器和所述触发器之间设有第三或门，所述第三或门的其一输入端与所述锁存器相连，所述第三或门的另一输入端与所述第二脉冲发生器的输出端相连，所述第三或门的输出端与所述触发器的clk端子相连。3.根据权利要求1所述的一种时钟检测电路，其特征在于，所述逻辑门电路包括第一或非门、第二或非门、第一与门、第一与非门、第四或门和第三非门，所述触发器的rn端子与所述第三非门的输出端相连，所述第三非门的输入端与所述第二或非门的输出端相连，所述第二或非门的其一输入端与所述第二脉冲发生器的输出端相连，所述第二或非门的另一输入端与所述第一与非门的输出端相连，所述第一与非门的其一输入端与所述第一与门的输出端相连，所述第一与非门的另一输入端与所述第四或门的输出端相连，所述第一与门的其一输入端与所述第一或非门的输出端相连，所述第一与门的另一输入端外接有rn端子，所述第一或非门的两个输入端分别外接有clk_dtc_en端子和pws_en端子，所述第四或门的两个输入端分别外接有co端子和do端子。4.根据权利要求1所述的一种时钟检测电路，其特征在于，所述触发器设置为d型触发器。
技术总结本实用新型提供一种时钟检测电路，包括第一脉冲发生器、第二脉冲发生器、计数器和定时器，第一脉冲发生器的输入端与计数器的Q0端子相连，其输出端外接第一或门的输入端，第二脉冲发生器的输入端外接clk端子，其输出端外接第一或门，第一或门通过第一开关、电流源外接dvdd端子，电流源通过第一非门和第二非门外接有锁存器，锁存器与计数器的clk端子相连，计数器的Q1端子外接有触发器，触发器外接有逻辑门电路，触发器的Q端子通过第二或门外接有clk_abnormal端子，第二或门的输入端通过定时器外接有I2C_cmd和I2C_clr端子。本实用新型通过逻辑门电路进行逻辑控制能够输出时钟异常信号。辑门电路进行逻辑控制能够输出时钟异常信号。辑门电路进行逻辑控制能够输出时钟异常信号。
技术研发人员：吕英杰
受保护的技术使用者：天津鹏翔华夏科技有限公司
技术研发日：2022.08.19
技术公布日：2022/12/2
