本公开涉及一种半导体装置制造方法。
背景技术：
在半导体工艺期间，使用不同的技术来移除在制造半导体装置中使用的材料层或材料层的一部分。移除材料层或材料层的一部分的一种技术是蚀刻。蚀刻是将蚀刻剂(例如液体化学物质)施加到要移除的材料层或材料层的一部分上的工艺。通常移除材料层或材料层的一部分以暴露下面的材料层或特征，或在材料层中定义特定图案。施加了蚀刻剂的材料层或材料层的一部分相对于蚀刻剂具有特定的蚀刻选择性，使得材料层或材料层的一部分被蚀刻剂移除或蚀刻掉。未被移除的材料层的其他部分通常由光刻胶或硬掩模覆盖，光刻胶或硬掩模不受蚀刻剂影响或在较小程度上受蚀刻剂影响。因此，通过光刻胶或硬掩模从蚀刻剂保护了将不被移除的材料层的一部分。一旦蚀刻掉材料层或材料层的一部分，就移除光刻胶或硬掩模，以暴露图案化的材料层或未被蚀刻剂蚀刻掉的材料层的保留部分。
技术实现要素：
本公开提供一种半导体装置制造方法。半导体装置制造方法包括形成第一介电层；在第一介电层上方形成第一半导体层；图案化第一半导体层，以形成图案化的第一半导体层；使用图案化的第一半导体层来图案化第一介电层，以形成图案化的第一介电层；以及在图案化的第一介电层和图案化的第一半导体层上方形成第二半导体层。
本公开提供一种半导体装置制造方法。半导体装置制造方法包括形成氮化硅层；在氮化硅层上方形成硅层；以及图案化硅层，以在氮化硅层中形成凹陷和形成包括第一硅结构和第二硅结构的图案化的硅层。
本公开提供一种半导体装置制造方法。半导体装置制造方法包括在氧化层上方形成第一介电层；在第一介电层上方形成第一半导体层；执行第一蚀刻，以从第一半导体层形成第一半导体结构和第二半导体结构；以及执行第二蚀刻，以改变第一半导体结构的剖面轮廓，其中第一蚀刻或第二蚀刻中的至少一者在第一介电层中形成凹陷。
附图说明
本公开实施例可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征部件并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
图1a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图1b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图1a是延着图1b的线段1-1截取的。
图2a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图2b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图2a是延着图2b的线段2-2截取的。
图3a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图3b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图3a是延着图3b的线段3-3截取的。
图4a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图4b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图4a是延着图4b的线段4-4截取的。
图5a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图5b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图5a是延着图5b的线段5-5截取的。
图6a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图6b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图6a是延着图6b的线段6-6截取的。
图7是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图8是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图9a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图9b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图9a是延着图9b的线段9-9截取的。
图10a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图10b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图10a是延着图10b的线段10-10截取的。
图11a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图11b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图11a是延着图11b的线段11-11截取的。
图12a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图12b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图12a是延着图12b的线段12-12截取的。
图13a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图13b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图13a是延着图13b的线段13-13截取的。
图14a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图14b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图14a是延着图14b的线段14-14截取的。
图15是根据一或多个实施例的电路示意图。
图16a是根据一或多个实施例的在一个工艺阶段的半导体装置的剖面图。
图16b是根据一或多个实施例的在一个工艺阶段的半导体装置的俯视图，其中图16a是延着图16b的线段16-16截取的。
附图标记说明：
100～半导体装置
102～基板
402a、402b、402c、402d～介电特征
404a、404b、404c～导电特征
401a1、401a2、401b1、401c1、401c2～介电插塞
404a1、404a2、404a3、404b1、404b2、404c1、404c2、404c3～部分
104～第一介电层
106～金属层
108～第二介电层
110～第三介电层
112～第一半导体层
114～光刻胶层
114a～第一部分
114b～第二部分
114c～第三部分
114d～第四部分
114e～第五部分
112a、202a、110a～第一部分
112b、202b、110b～第二部分
112c、202c、110c～第三部分
112d、110d～第四部分
112e、110e～第五部分
202～第二光刻胶层
302～第一凹陷
304～第二凹陷
502～第四介电层
502a、502b、502c、502d～垂直部分
702～第二半导体层
702a、702b、702c、702d～剩余部分
902a、902b、902c～凹陷
108a、106a～第一部分
108b、106b～第二部分
108c、106c～第三部分
108d、106d～第四部分
1002a～第一凹陷
1002b～第二凹陷
1002c～第三凹陷
410a1、410a2、410b1、410b2、410c1、410c2、410d1、410d2～外延区
405～导电材料
450～静态随机存取存储器电路
m1、m2、m3、m4～晶体管
g1、g2、g3、g4～栅极
d1、d2、d3、d4～漏极
s1、s2、s3、s4～源极
wl～字元线
bl～位元线
blb～互补位元线
405a1、405a2、405a3、405b1、405b2、405b3、405b4、405c1、405c2、405c3、405c4、405d1、405d2、405d3～部分
402a1、402a2、402b1、402b2、402b3、402c1、402c2、402c3、402d1、402d2～部分
具体实施方式
本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
某些实施例涉及半导体装置的制造方法。根据一些实施例，此制造方法包括在第一介电层上方形成第一半导体层、图案化第一半导体层，以形成图案化的第一半导体层、以及使用图案化的第一半导体层以图案化第一介电层，以形成图案化的第一介电层。在一些实施例中，在图案化的第一介电层中形成的图案被转移到一或多个下方的材料层。根据一些实施例，在图案化的第一介电层中形成的图案的负片被转移到一或多个下方的材料层。
图1a至图16b显示了根据一些实施例的处于工艺的各种阶段的半导体装置100。
参照图1a，在基板102上方形成半导体装置100。根据一些实施例，基板102包括外延层、绝缘体上硅(soi)结构、晶圆或从晶圆形成的晶粒中的至少一者。根据一些实施例，一层或多层、结构、特征、元件等(未显示)在基板102和半导体装置100之间。
根据一些实施例，半导体装置100包括一或多个介电特征402a、402b、402c、402d等和一或多个导电特征404a、404b、404c等。在一些实施例中，至少一些介电特征包括层间介电质(interlayerdielectric；ild)。在一些实施例中，至少一些介电特征包括四乙氧基硅烷(tetraethylorthosilicate；teos)、硼磷硅酸盐玻璃(borophosphosilicateglass；bpsg)、熔融石英玻璃(fusedsilicaglass；fsg)、磷硅酸盐玻璃(phosphosilicateglass；psg)、硼掺杂硅玻璃(borondopedsiliconglass；bsg)或其他合适材料中的至少一者。在一些实施例中，至少一些导电特征包括晶体管的栅极。在一些实施例中，至少一些导电特征包括金属、掺杂的多晶硅或其他合适材料中的至少一者。
如图1b所示，其中图1a是沿着图1b的线段1-1截取的剖面图，根据一些实施例，半导体装置100包括一或多个介电插塞401a1、401a2、401b1、401c1、401c2等。在一些实施例中，至少一些介电插塞包括氧化物、氮化物或其他合适材料中的至少一者。在一些实施例中，至少一些介电插塞使导电特征的部分彼此分离或电性隔离。在一些实施例中，介电插塞401a1将部分404a1与部分404a2分离、介电插塞401a2将部分404a2与部分404a3分离、介电插塞401b1将部分404b1与部分404b2分离、介电插塞401c1将部分404c1与部分404c2分离、以及介电插塞401c2将部分404c2与部分404c3分离。在一些实施例中，其中一或多个导电特征包括栅极(例如用于鳍式场效晶体管(finfield-effecttransistor；finfet))，介电插塞使栅极不连续，使得栅极的一些部分不电性耦接至栅极的其他部分。
参照图2a和图2b，其中图2a是沿着图2b的线段2-2截取的剖面图，根据一些实施例，半导体装置100包括位于介电特征402a、402b、402c、402d和导电特征404a、404b、404c上方的第一介电层104、金属层106、第二介电层108、第三介电层110或第一半导体层112中的至少一者。在一些实施例中，第一介电层104与介电特征402a、402b、402c、402d的至少一些中的至少一者或导电特征404a、404b、404c的至少一些中的至少一者直接接触。
根据一些实施例，第一介电层104是ild层。在一些实施例中，第一介电层包括四乙氧基硅烷(teos)、硼磷硅酸盐玻璃(bpsg)、熔融石英玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂硅玻璃bsg)或其他合适的材料中的至少一者。在一些实施例中，第一介电层104通过物理气相沉积(physicalvapordeposition；pvd)、溅镀、化学气相沉积(chemicalvapordeposition；cvd)，低压cvd(lowpressurecvd；lpcvd)、原子层化学气相沉积(atomiclayercvd；alcvd)、超高真空cvd(ultrahighvacuumcvd；uhvcvd)、减压cvd(reducedpressurecvd；rpcvd)、分子束外延(molecularbeamepitaxy；mbe)、液相外延(liquidphaseepitaxy；lpe)或其他合适技术中的至少一者形成。
根据一些实施例，金属层106包括钨、碳化物或其他合适材料中的至少一者。根据一些实施例，金属层106包括金属，但是几乎没有导电性。根据一些实施例，金属层106通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，金属层106与第一介电层104直接接触。
根据一些实施例，第二介电层108包括氧化物或其他合适材料中的至少一者。根据一些实施例，第二介电层108具有与第一介电层104不同的组成。根据一些实施例，第二介电层108具有与第一介电层104相同的组成。根据一些实施例，第二介电层108通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，第二介电层108与金属层106直接接触。
根据一些实施例，第三介电层110包括氧化物、氮化物、氮化硅(sin)或其他合适材料中的至少一者。根据一些实施例，第三介电层110具有与第一介电层104不同的组成。根据一些实施例，第三介电层110具有与第一介电层104相同的组成。根据一些实施例，第三介电层110具有与第二介电层108不同的组成。根据一些实施例，第三介电层110具有与第二介电层108相同的组成。根据一些实施例，第三介电层110通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，第三介电层110与第二介电层108直接接触。
根据一些实施例，第一半导体层112包括硅(si)或其他合适材料中的至少一者。根据一些实施例，第一半导体层112通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，第一半导体层112与第三介电层110直接接触。
参照图3a和图3b，其中图3a是沿着图3b的线段3-3截取的剖面图，根据一些实施例，光刻胶层114形成在第一半导体层112上方，并且被图案化，使得光刻胶层114的第一部分114a、光刻胶层114的第二部分114b、光刻胶层114的第三部分114c、光刻胶层114的第四部分114d以及光刻胶层114的第五部分114e保留在第一半导体层112上。根据一些实施例，光刻胶层114包括光敏感材料(light-sensitivematerial)，使得光刻胶层114的特性(例如溶解度)受到光的影响。光刻胶层114是负光刻胶或正光刻胶。有关于负光刻胶，当被光源照射时，负光刻胶的区域变得不可溶，使得在后续的显影阶段期间施加到负光刻胶的溶剂移除了负光刻胶的未照射区。因此，在负光刻胶中形成的图案是由光源和负光刻胶之间的模板的不透明区所定义的图案的负片(negativeofapattern)。在正光刻胶中，正光刻胶的照射区变得可溶，并且在显影期间通过施加溶剂被移除。因此，在正光刻胶中形成的图案是光源和正光刻胶之间的模板的不透明区域的正像(positiveimage)。
在一些实施例中，光刻胶层114包括多层(未显示)。根据一些实施例，光刻胶层114包括三层：顶层、在顶层下方的中间层以及在中间层下方的底层。在一些实施例中，顶层包括如上面所述的光敏感材料。在一些实施例中，中间层包括抗反射材料(anti-reflectivematerial)，以帮助处理光敏感材料的曝光或聚焦中的至少一者。在一些实施例中，底层包括硬掩模材料，例如氮化物或其他合适材料中的至少一者。在一些实施例中，光刻胶层114与第一半导体层112直接接触。
图4a和图4b根据一些实施例显示了在光刻胶层114(图3a和图3b的光刻胶层114)中的图案转移到第一半导体层112，以形成图案化的半导体层，其中图4a是沿着图4b的线段4-4截取的剖面图，使得图案化的半导体层包括第一半导体层112的第一部分112a、第一半导体层112的第二部分112b以及第一半导体层112的第三部分112c。根据一些实施例，执行蚀刻工艺以图案化第一半导体层112，其中光刻胶层114的第一部分114a(图3a和图3b的第一部分114a)从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第一半导体层112的第一部分112a、光刻胶层114的第二部分114b(图3a和图3b的第二部分114b)从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第一半导体层112的第二部分112b、以及光刻胶层114的第三部分114c(图3a和图3b的第三部分114c)从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第一半导体层112的第三部分112c。第一半导电层112的未被光刻胶层114覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉，以暴露第三介电层110的一部分。接着将图案化的光刻胶层114洗掉、剥离或以其他方式移除。根据一些实施例，用于图案化第一半导体层112的蚀刻剂是氯、溴化氢或其他合适化学物质中的至少一者。
如图4a和图4b所示，在一些实施例中，第二光刻胶层202形成在图案化的第一半导体层的第一部分112a、第二部分112b、第三部分112c和第三介电层110的暴露部分上方。根据一些实施例，第二光刻胶层202被图案化为使得第二光刻胶层202的第一部分202a覆盖第一半导体层112的所有第一部分112a、第二光刻胶层202的第二部分202b覆盖第一半导体层112的所有第二部分112b、但是第二光刻胶层202的第三部分202c覆盖第一半导体层112的一些第三部分112c而不是全部。
图5a和图5b显示了根据一些实施例的在执行第二蚀刻工艺并且图案化的第二光刻胶层202被洗掉、剥离或以其他方式移除之后的半导体装置100，其中图5a是沿着图5b的线段5-5截取的剖面图。给定第二光刻胶层202的第一部分202a(图4a的第一部分202a)覆盖第一半导体层112的所有第一部分112a，在第二蚀刻工艺之后，保留第一半导体层112的所有第一部分112a。给定第二光刻胶层202的第二部分202b(图4a的第二部分202b)覆盖第一半导体层112的所有第二部分112b，在第二蚀刻工艺之后，保留第一半导体层112的所有第二部分112b。图5b还显示了第一半导体层112的第四部分112d和第一半导体层112的第五部分112e，它们在第一蚀刻工艺之后保留，并且在第二蚀刻工艺期间相似地被第二光刻胶层202覆盖和保护。然而，给定第二光刻胶层202的第三部分202c(图4a的第三部分202c)覆盖第一半导体层112的一些第三部分112c而不是全部，在第二蚀刻工艺之后，仅保留了第一半导体层112的一些第三部分112c。第一半导体层112的第三部分112c的未被第二光刻胶层202的第三部分202c覆盖的部分，由在第二蚀刻工艺期间施加的蚀刻剂移除或蚀刻掉，使得第一半导体层112的第三部分112c具有在第二蚀刻工艺之前的第一剖面轮廓和在第二蚀刻工艺之后的第二剖面轮廓。根据一些实施例，与第二剖面轮廓相比，在第一剖面轮廓的第一半导体层112的第三部分112c的尺寸(例如宽度、深度等)是不同的。根据一些实施例，多个图案化动作(例如改变第一半导体层112的第三部分112c的多个图案化动作)有时被称为双重图案化。
根据一些实施例，在第二蚀刻工艺期间，第三介电层110的未被第二光刻胶层202覆盖的部分暴露于蚀刻剂，使得第一凹陷302和第二凹陷304形成在第三介电层110中。在一些实施例中，与光刻相关的限制要求执行一或多个图案化操作，以实现特征的期望尺寸、形状等(例如在执行第二蚀刻工艺之后的第一半导体层112的第三部分112c的期望尺寸、形状)。根据一些实施例，除了与图3a和图3b的图案化的第一光刻胶层114和图2a的图案化的第二光刻胶层202相关所示和所描述的图案化操作和蚀刻操作之外，还需要一或多个后续的图案化操作和蚀刻操作，以实现特征的期望尺寸、形状等。根据一些实施例，第三介电层110被形成以具有一定的厚度，使得因为一或多个图案化操作和蚀刻操作而在第三介电层110中所形成的任何凹陷都不会暴露第二介电层108。根据一些实施例，第二介电层108在干式刻蚀工艺中不暴露于一种或多种刻蚀剂(例如氧气(o2)或富碳气体(carbon-richgas))的情况下，抑制了第二介电层108中的缝合(stitching)。根据一些实施例，缝合对应于在第二介电层108中形成的一或多个凹陷，例如第一凹陷302被转移到第二介电层108的位置。根据一些实施例，抑制第二介电层108中的一或多个凹陷的形成促进了第二介电层108的期望组成，例如通过不提供用于不期望的材料在第二介电层108内沉积或以其他方式累积的位置(例如凹陷)。具有第二介电层108的期望组成促进了包括半导体装置100的装置的期望操作。
图6a和图6b根据一些实施例显示了在图案化的第一半导体层112中的图案被转移到第三介电层110，以形成图案化的第三介电层，其中图6a是沿着图6b的线段6-6截取的剖面图，使得图案化的第三介电层包括第三介电层110的第一部分110a、第三介电层110的第二部分110b以及第三介电层110的第三部分110c。根据一些实施例，执行蚀刻工艺以图案化第三介电层110，其中第一半导体层112的第一部分112a从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第三介电层110的第一部分110a、第一半导体层112的第二部分112b从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第三介电层110的第二部分110b、以及第一半导体层112的第三部分112c从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第三介电层110的第三部分110c。根据一些实施例，第一半导体层112的第四部分112d保护或屏蔽第三介电层110的第四部分(未显示)，并且第一半导体层112的第五部分112e保护或屏蔽第三介电层110的第五部分(未显示)。第三介电层110的未被第一半导体层112覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉，以暴露第二介电层108的一部分。根据一些实施例，用于蚀刻第三介电层110的蚀刻剂是选择性的，使得蚀刻剂不蚀刻第二介电层108。根据一些实施例，用于图案化第三介电层110的蚀刻剂是富碳气体、氧气(o2)或其他合适化学物质中的至少一者。
从此处所公开的内容将认识到，根据一些实施例，实施第一半导体层112有助于形成具有期望轮廓的特征、元件等，例如大抵垂直的侧壁。举例来说，如果在不存在第一半导体层112的情况下图案化第三介电层110，则第三介电层110的侧壁是锥形的(tapered)或不够垂直。举例来说，如果第三介电层110包括氮化硅(sin)，并且实施图案化的光刻胶以图案化第三介电层110，则用于图案化第三介电层110的蚀刻剂也会蚀刻图案化的光刻胶，例如蚀刻剂的氧气(o2)横向地消耗光刻胶的底层或一部分。因此，图案化的光刻胶具有比所期望更小的尺寸或者锥形的或非直线的侧壁中的至少一者，其被转移到第三介电层110。这样的蚀刻技术包括实施高偏压、聚合物贫相气体(polymerleangas)、富碳气体或氧气(o2)中的至少一者。举例来说，实施高偏压或聚合物贫相气体导致一些第二介电层108中的至少一个的缝合或不期望地移除，并因此导致第二介电层108中不期望的凹陷，其中不想要的残余物累积聚在凹陷中。举例来说，在没有第一半导体层112的情况下实施富碳气体或氧气(o2)会导致光刻胶和第三介电层110的前述锥形轮廓。实施第一半导体层112允许在第三介电层110的第一部分110a、第二部分110b、第三部分110c、第四部分和第五部分具有大抵垂直的侧壁的情况下实施蚀刻工艺。根据一些实施例，第一半导体层112相对于蚀刻剂(例如富碳气体或氧气(o2))的蚀刻选择性允许蚀刻剂的一定量或组成中的至少一者用于蚀刻第三介电层110，使得第三介电层110的第一部分110a、第二部分110b、第三部分110c、第四部分和第五部分具有大抵垂直的侧壁，同时还抑制了蚀刻工艺的有害副作用。根据一些实施例，图案化的半导体层112做为用于第三介电层110的硬掩模。
图7根据一些实施例显示了形成在第一半导体层112的第一部分112a、第三介电层110的第一部分110a、第一半导体层112的第二部分112b、第三介电层110的第二部分110b、第一半导体层112的第三部分112c、第三介电层110的第三部分110c以及第二介电层108上方的第四介电层502。在一些实施例中，第四介电层502是顺应性的(conformal)，以形成在第一半导体层112的第一部分112a的侧壁、第三介电层110的第一部分110a的侧壁、第一半导体层112的第二部分112b的侧壁、第三介电层110的第二部分110b的侧壁、第一半导体层112的第三部分112c的侧壁、或第三介电层110的第三部分110c的侧壁中的至少一者上，并且形成在第一半导体层112的第一部分112a的顶表面、第一半导体层112的第二部分112b的顶表面、第一半导体层112的第三部分112c的顶表面、或第二介电层108的暴露部分中的至少一者上。根据一些实施例，第四介电层502具有均匀的厚度。根据一些实施例，第四介电层502包括氧化物、氮化物、氮化硅(sin)或其他合适材料中的至少一者。根据一些实施例，第四介电层502具有与第一介电层104不同的组成。根据一些实施例，第四介电层502具有与第一介电层104相同的组成。根据一些实施例，第四介电层502具有与第二介电层108不同的组成。根据一些实施例，第四介电层502具有与第二介电层108相同的组成。根据一些实施例，第四介电层502具有与第三介电层110不同的组成。根据一些实施例，第四介电层502具有与第三介电层110相同的组成。根据一些实施例，第四介电层502通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，第四介电层502与第一半导体层112的第一部分112a、第三介电层110的第一部分110a、第一半导体层112的第二部分112b、第三介电层110的第二部分110b、或第二介电层108中的至少一者直接接触。
图8根据一些实施例显示了一些第四介电层502被移除。在一些实施例中，第四介电层502的至少一个垂直部分502a、502b、502c或502d保留在第一半导体层112的第一部分112a的侧壁、第三介电层110的第一部分110a的侧壁、第一半导体层112的第二部分112b的侧壁、第三介电层110的第二部分110b的侧壁、第一半导体层112的第三部分112c的侧壁、或第三介电层110的第三部分110c的侧壁中的至少一者上。根据一些实施例，执行蚀刻工艺以移除一些第四介电层502。在一些实施例中，蚀刻工艺包括等离子体蚀刻工艺、反应离子蚀刻(reactiveionetching；rie)工艺、湿式蚀刻工艺或其他合适技术中的至少一者。在一些实施例中，蚀刻工艺利用四氟化碳(cf4)、氯气(cl2)、三氟甲烷(chf3)或其他合适材料中的至少一者。
参照图9a和图9b，其中图9a是沿着图9b的线段9-9截取的剖面图，根据一些实施例，第二半导体层702形成在第一半导体层112的第一部分112a、第一半导体层112的第二部分112b、第一半导体层112的第三部分112c、第四介电层502的垂直部分502a、第四介电层502的垂直部分502b、第四介电层502的垂直部分502c、第四介电层502的垂直部分502d、以及第二介电层108上方。根据一些实施例，第二半导体层702包括硅(si)或其他合适材料中的至少一者。在一些实施例中，第二半导体层702具有与第一半导体层112不同的组成。在一些实施例中，第二半导体层702具有与第一半导体层112相同的组成。根据一些实施例，第二半导体层702通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。在一些实施例中，第二半导体层702与第一半导体层112的第一部分112a、第一半导体层112的第二部分112b、第一半导体层112的第三部分112c、第四介电层502的垂直部分502a、第四介电层502的垂直部分502b、第四介电层502的垂直部分502c、第四介电层502的垂直部分502d、或第二介电层108中的至少一者直接接触。
参照图10a和图10b，其中图10a是沿着图10b的线段10-10截取的剖面图，根据一些实施例，至少一些第二半导体层702、第四介电层502的一些垂直部分502a、第四介电层502的一些垂直部分502b、第四介电层502的一些垂直部分502c、第四介电层502的一些垂直部分502d、第一半导体层112的第一部分112a、第一半导体层112的第二部分112b、以及第一半导体层112的第三部分112c被移除。根据一些实施例，通过化学机械研磨(chemicalmechanicalpolishing；cmp)或其他合适技术中的至少一者来执行移除。在一些实施例中，第二半导体层702的剩余部分702a、第二半导体层702的剩余部分702b、第二半导体层702的剩余部分702c、第二半导体层702的剩余部分702d、第四介电层502的垂直部分502a、第四介电层502的垂直部分502b、第四介电层502的垂直部分502c、第四介电层502的垂直部分502d、第三介电层110的第一部分110a、第三介电层110的第二部分110b、第三介电层110的第三部分110c、第三介电层110的第四部分110d、或第三介电层110的第五部分110e中的至少两者的最上表面被移除后共平面。
参照图11a和图11b，其中图11a是沿着图11b的线段11-11截取的剖面图，根据一些实施例，第四介电层502的垂直部分502a、第四介电层502的垂直部分502b、第四介电层502的垂直部分502c、第四介电层502的垂直部分502d、第三介电层110的第一部分110a、第三介电层110的第二部分110b、以及第三介电层110的第三部分110c被移除。根据一些实施例，图案化的第二半导体层包括在移除之后保留的第二半导体层702的剩余部分702a、第二半导体层702的剩余部分702b、第二半导体层702的剩余部分702c、以及第二半导体层702的剩余部分702d。根据一些实施例，凹陷902a被定义在第二半导体层702的剩余部分702a和第二半导体层702的剩余部分702b之间。根据一些实施例，凹陷902b被定义在第二半导体层702的剩余部分702a、702b和第二半导体层702的其余部分702c之间。根据一些实施例，凹陷902c被定义在第二半导体层702的剩余部分702a、702b和第二半导体层702的其余部分702d之间。在一些实施例中，通过蚀刻工艺执行移除。根据一些实施例，蚀刻工艺是等离子体蚀刻工艺、反应离子蚀刻(rie)工艺、湿式蚀刻工艺或其他合适技术中的至少一者。在一些实施例中，蚀刻工艺利用四氟化碳(cf4)、氯气(cl2)、三氟甲烷(chf3)或其他合适材料中的至少一者。在一些实施例中，定义凹陷的剩余部分702a、702b、702c、702d的一或多个侧壁是大抵垂直的。在一些实施例中，由于蚀刻工艺的蚀刻剂的选择性或蚀刻工艺的方向性中的至少一者，至少一些前述的侧壁是大抵垂直的。
参照图12a和图12b，其中图12a是沿着图12b的线段12-12截取的剖面图，根据一些实施例，在图案化的第二半导体层(剩余部分702a、702b、702c、702d)中的图案被转移到第二介电层108和金属层106，以形成图案化的第二介电层和图案化的金属层，并且移除图案化的第二半导体层。根据一些实施例，图案化的第二半导体层(剩余部分702a、702b、702c、702d)通过化学机械研磨(cmp)或其他合适技术中的至少一者来移除。在一些实施例中，图案化的第二介电层包括第二介电层108的第一部分108a、第二介电层108的第二部分108b、第二介电层108的第三部分108c、以及第二介电层108的第四部分108d。在一些实施例中，图案化的金属层包括金属层106的第一部分106a、金属层106的第二部分106b、金属层106的第三部分(未显示)、以及金属层106的第四部分(未显示)。根据一些实施例，执行蚀刻工艺以图案化第二介电层108或金属层106中的至少一者，其中第二半导体层702的剩余部分702a、702b、702c、702d从在蚀刻工艺期间所施加的蚀刻剂保护或屏蔽第二介电层108的第一部分108a、第二部分108b、第三部分108c、第四部分108d。第二介电层108的未被第二半导体层702覆盖的部分暴露于蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉，以暴露金属层106的一部分。接着，金属层106的暴露部分暴露于相同的蚀刻剂或不同的蚀刻剂，并且在蚀刻工艺期间被移除或蚀刻掉。根据一些实施例，第一凹陷1002a被定义在第二介电层108的第一部分108a和第二介电层108的第二部分108b之间，并且被定义在金属层106的第一部分106a和金属层106的第二部分106b之间。根据一些实施例，第二凹陷1002b被定义在第二介电层108的第一部分108a和第二部分108b与第二介电层108的第三部分108c之间，并且被定义在金属层106的第一部分106a和第二部分106b与金属层106的第三部分(未显示)之间。根据一些实施例，第三凹陷1002c被定义在第二介电层108的第一部分108a和第二部分108b与第二介电层108的第四部分108d之间，并且被定义在金属层106的第一部分106a和第二部分106b与金属层106的第四部分(未显示)之间。在一些实施例中，除了所使用的蚀刻工艺之外，剩余部分702a、702b、702c、702d的大抵垂直的侧壁导致了定义第一凹陷1002a、第二凹陷1002b、第三凹陷1002c的第一部分108a、第二部分108b、第三部分108c、第四部分108d、第一部分106a、第二部分106b、第三部分106c(图13b)、第四部分106d(图13b)的侧壁大抵垂直。
参照图13a和图13b，其中图13a是沿着图13b的线段13-13截取的剖面图，根据一些实施例，移除介电材料，例如第二介电层108的第一部分108a、第二部分108b、第三部分108c、第四部分108d、第一介电层104的暴露部分、一些介电特征402a以及一些介电特征402d。根据一些实施例，通过蚀刻或其他合适技术中的至少一者来发生这种移除。
如图13b所示，根据一些实施例，介电材料的移除暴露了金属层106的第一部分106a、金属层106的第二部分106b、金属层106的第三部分106c以及金属层106的第四部分。根据一些实施例，介电材料的移除暴露导电特征的未被金属层106的第一部分106a、第二部分106b、第三部分106c、第四部分106d覆盖的部分404a1、404a2、404a3、404b1、404b2、404c1、404c2以及404c3。根据一些实施例，介电材料的移除暴露介电插塞401a1、401a2、401b1、401c1、401c2。据一些实施例，介电材料的移除暴露外延区410a1、410a2、410b1、410b2、410c1、410c2、410d1、410d2。在一些实施例中，外延区用作源极或漏极或用作与晶体管(例如finfet晶体管)的源极或漏极电性接触的点。根据一些实施例，finfet晶体管的鳍片在导电特征下方，例如其中导电特征操作为finfet晶体管的栅极。根据一些实施例，鳍片在第一和第二外延区下方或电性连接到第一和第二外延区，例如第一外延区操作为源极或操作为用于与finfet晶体管的源极电性接触的点，并且第二外延区操作为漏极或操作为用于与finfet晶体管的漏极电性接触的点。介电材料的移除暴露介电特征402a、402b、402c、402d的未被金属层106的第一部分106a、第二部分106b、第三部分106c、第四部分106d中的至少一者或外延区410a1、410a2、410b1、410b2、410c1、410c2、410d1、410d2中的至少一者覆盖的部分。
参照图14a和图14b，其中图14a是沿着图14b的线段14-14截取的剖面图，根据一些实施例，移除金属层106的第一部分106a、第二部分106b、第三部分106c、第四部分106d(例如通过cmp或其他合适技术中的至少一者)，并且在暴露的特征、元件等上方形成导电材料405。在一些实施例中，导电材料405是金属，例如铜或其他合适材料。根据一些实施例，导电材料405通过pvd、溅镀、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适技术中的至少一者来形成。根据一些实施例，导电材料405用作电性连接一些导电特征、元件等。
作为实施例(而非限制)，图15是静态随机存取存储器(staticrandom-accessmemory；sram)电路450的示意图。sram电路450包括四个晶体管m1、m2、m3、m4。晶体管m3的栅极g3和晶体管m4的栅极g4连接到字元线(wordline；wl)。晶体管m1的栅极g1连接到晶体管m2的漏极d2和晶体管m4的源极s4。晶体管m2的栅极g2连接到晶体管m1的漏极d1和晶体管m3的源极s3。晶体管m3的漏极d3连接到互补位元线(bitlinebar；blb)，晶体管m4的漏极d4连接到位元线(bitline；bl)。晶体管m1的源极s1连接到晶体管m2的源极s2。
根据一些实施例，在图14a和图14b所示的导电材料405制造了晶体管m1的漏极d1和晶体管m3的源极s3之间的连接、晶体管m2的漏极d2和晶体管m4的源极s4之间的连接、或晶体管m1的源极s1和晶体管m2的源极s2之间的连接中的至少一者。根据一些实施例，制造这种连接的在图14a和图14b所示的导电材料405有时被称为金属漏极(metaldrain；md)。
图14a和第14b显示了导电材料405也将导电特征404a、404b、404c彼此电性耦接。在一些实施例中，期望将一些导电特征彼此解耦(decouple)或电性隔离，诸如导电特征404a、404b、404c。
因此，参照图16a和图16b，其中图16a是沿着图16b的线段16-16截取的剖面图，根据一些实施例，移除一些导电材料405以及第一介电层104的剩余部分104a、104b。根据一些实施例，通过蚀刻或其他合适技术中的至少一者来发生这种移除。给定导电材料405有时称为金属漏极，使导电特征与一或多个其他导电特征解耦的一些导电材料405的移除有时称为切割金属漏极(cmd)。如图16b所示，根据一些实施例，一些导电材料405保留以电性耦接某些特征，例如图15中的电路450中的漏极d1至源极s3、漏极d2至源极s4、以及源极s1至源极s2。根据一些实施例，导电材料405的部分405a1、405a2、405a3、405b1、405b2、405b3、405b4、405c1、405c2、405c3、405c4、405d1、405d2、405d3保留。根据一些实施例，部分405a2将外延区410a1和410a2(图13b)彼此耦接。根据一些实施例，部分405d2将外延区410d1和410d2(图13b)彼此耦接。
根据一些实施例，一些导电材料405和第一介电层104的剩余部分的移除暴露导电特征的部分404a1、404a2、404a3、404b1、404b2、404c1、404c2以及404c3。根据一些实施例，一些导电材料405和第一介电层104的剩余部分的移除暴露介电特征的部分402a1、402a2、402b1、402b2、402b3、402c1、402c2、402c3、402d1以及402d2。根据一些实施例，前述的大抵垂直的侧壁用于形成具有期望尺寸的特征、元件等。作为实施例(而非限制)，部分402a1的尺寸足以将部分405a1与部分405a2电性隔离。根据一些实施例，对于部分402a2、402b1、402b2、402b3、402c1、402c2、402c3、402d1或402d2中的至少一个的尺寸也是如此，便能够电性隔离或切断相邻或周围物件之间的导电性，例如部分405a1、405a2、405a3、405b1、405b2、405b3、405b4、405c1、405c2、405c3、405c4、405d1、405d2或405d3中的至少两者。
本公开所述的一些实施例涉及制造半导体装置。根据一些实施例，半导体装置制造方法包括在第一介电层上方形成第一半导体层、图案化第一半导体层以形成图案化的第一半导体层、以及使用图案化的第一半导体层来图案化第一介电层以形成图案化的第一介电层。在一些实施例中，在图案化的第一介电层中所形成的图案被转移到一或多个下方的材料层。根据一些实施例，在图案化的第一介电层中所形成的图案的负片被转移到一或多个下方的材料层。根据一些实施例，工艺产生由大抵垂直的侧壁所定义的凹陷。因此，在凹陷中形成的特征、元件等具有大抵垂直或光滑的侧壁或轮廓。
根据一些实施例，提供一种半导体装置制造方法，其包括形成第一介电层；在第一介电层上方形成第一半导体层；图案化第一半导体层，以形成图案化的第一半导体层；使用图案化的第一半导体层来图案化第一介电层，以形成图案化的第一介电层；以及在图案化的第一介电层和图案化的第一半导体层上方形成第二半导体层。
在一些实施例中，第一半导体层和第二半导体层具有相同的材料组成。
在一些实施例中，图案化第一半导体层的步骤包括：执行第一蚀刻，以从第一半导体层形成第一半导体结构，其中第一半导体结构具有第一剖面轮廓；以及执行第二蚀刻，以将第一半导体结构的剖面轮廓从第一剖面轮廓改变成第二剖面轮廓。
在一些实施例中，执行第一蚀刻或第二蚀刻中的至少一者的步骤包括蚀刻第一介电层以在第一介电层中定义凹陷。
在一些实施例中，第一半导体层是硅层。
在一些实施例中，第一介电层是氮化硅层。
在一些实施例中，半导体装置制造方法包括在形成第二半导体层之前，形成第二介电层相邻于图案化的第一半导体层的侧壁和相邻于图案化的第一介电层的侧壁。
在一些实施例中，第一介电层和第二介电层具有相同的材料组成。
在一些实施例中，半导体装置制造方法包括在形成第二半导体之后，移除图案化的第一半导体层，以暴露图案化的第一介电层。
在一些实施例中，半导体装置制造方法包括移除图案化的第一半导体层，以暴露第二半导体层的侧壁。
在一些实施例中，半导体装置制造方法包括在形成第二半导体层之前，形成第二介电层相邻于图案化的第一半导体层的侧壁和相邻于图案化的第一介电层的侧壁。
在一些实施例中，半导体装置制造方法包括移除图案化的第一介电层和第二介电层，以暴露第二半导体层的侧壁。
根据一些实施例，提供一种半导体装置制造方法，其包括形成氮化硅层；在氮化硅层上方形成硅层；以及图案化硅层，以在氮化硅层中形成凹陷和形成包括第一硅结构和第二硅结构的图案化的硅层。
在一些实施例中，半导体装置制造方法包括移除在第一硅结构和第二硅结构之间的氮化硅层的第一部分，以暴露在氮化硅层下方的氧化物层的第一部分。
在一些实施例中，半导体装置制造方法包括在移除氮化硅层的第一部分之后，移除第一硅结构，以暴露氮化硅层的第二部分。
在一些实施例中，半导体装置制造方法包括在氧化物层的第一部分上方形成第二硅层。
在一些实施例中，半导体装置制造方法包括在移除氮化硅层的第一部分之后，移除第一硅结构，以暴露氮化硅层的第二部分。
在一些实施例中，半导体装置制造方法包括移除氮化硅层的第二部分，以暴露氧化物层的第二部分。
在一些实施例中，半导体装置制造方法包括在移除氧化物层的第二部分时，第二硅层的一部分保留在氧化物层的第一部分上方。
根据一些实施例，提供一种半导体装置制造方法，其包括在氧化层上方形成第一介电层；在第一介电层上方形成第一半导体层；执行第一蚀刻，以从第一半导体层形成第一半导体结构和第二半导体结构；以及执行第二蚀刻，以改变第一半导体结构的剖面轮廓，其中第一蚀刻或第二蚀刻中的至少一者在第一介电层中形成凹陷。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面优选地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。
尽管本公开已以语言描述来特定结构特征或方法动作，但应理解所附权利要求不必限于上面所述的特定特征或动作。更确切地说，上面所述特定特征和动作被公开为实现至少一些权利要求的示例。
实施例的各种操作在此处提供。所述的某些或所有操作的顺序不应解释为这些操作依赖于必需的顺序。受益于此描述，将意识到替代的顺序。此外，将理解此处提供的每个实施例中不必存在所有操作。另外，将理解在一些实施例中并非所有操作都是必需的。
应理解出于简化和易于理解的目的，在一些实施例中以相对于彼此的特定尺寸(诸如结构尺寸或方位)显示了此处所示的材料层、特征、元件等，并且它们的实际尺寸与此处所示的尺寸大抵不同。另外，存在用于形成此处所提到的材料层、区域、特征、元件等的各种技术，例如蚀刻技术、平坦化技术、注入技术、掺杂技术、旋涂技术、溅镀技术、成长技术或沉积技术(例如化学气相沉积(cvd))中的至少一种。
此外，“示例性”在本文中用来表示用作示例、实例、附图等，并且不一定是有利的。如在本公开中所使用，“或”旨在表示包括性的“或”而不是排他性的“或”。另外，在本公开和所附权利要求中使用的“一个”和“一种”通常被解释为“一或多个”，除非另有说明或从上下文清楚地指向单数形式。此外，a和b及/或等等中的至少一个通常是指a或b，或者是a和b两者。此外，对于使用“包含”、“具有”、“有”、“含有”或其变化，这些术语旨在以类似于术语“包括”的方式包括在内。另外，除非另有说明，否则“第一”、“第二”等不旨在暗示时间、空间、顺序等。相反地，此类术语仅用作特征、元素、项目等的识别号、名称等。举例来说，第一元件和第二元件通常对应于元件a和元件b或者两个不同或两个相同的元件或相同元件。
此外，尽管已经以一或多个实施例显示和描述了本公开，但是基于对本公开和附图的阅读和理解，本技术领域中技术人员将理解等价的变更和修改。本公开包括所有这样的修改和变更，并且仅由所附权利要求限制。特别地，关于由上述部件执行的各种功能，用于描述此类部件的术语旨在与执行所述部件的特定功能的任何部件(例如：在功能上等效)相对应(除非另有说明)，尽管在结构上不等价于所公开的结构。另外，尽管可能已仅针对几种实施例中的一种实施例公开了本公开的特定特征，对于任何给定的或特定的应用，这种特征可以与其他实现例的一或多个其他特征组合，这可能是期望且有利的。
1.一种半导体装置制造方法，包括：
形成一第一介电层；
在上述第一介电层上方形成一第一半导体层；
图案化上述第一半导体层，以形成一图案化的第一半导体层；
使用上述图案化的第一半导体层来图案化上述第一介电层，以形成一图案化的第一介电层；以及
在上述图案化的第一介电层和上述图案化的第一半导体层上方形成一第二半导体层。
技术总结