本发明涉及材料样品制备技术领域，特别涉及一种电子器件表面处理方法。
背景技术：
随着集成电路尖端技术的不断发展，主流晶体管鳍式场效应晶体管(finfield-effecttransistor，finfet)的工艺和材料结构都变得越来越复杂。如何制造性能更好更稳定的finfet器件，这要求更精准的选择刻蚀工艺和更严格的金属纯度控制过程，实现复杂的功函数金属薄膜工艺。因此，对于小尺寸finfet器件的研究，需要高精度的表征技术对其进行三维的结构-成分分析、微量掺杂元素在特征结构中的分布分析、多层金属表面及界面分析、以及工艺过程中引起的材料结构缺陷分析等。三维原子探针技术(atomprobetechnique，apt)被认为是finfet器件研究和分析的最有力手段。
三维原子探针技术主要原理是将所分析的器件结构制备成针尖形状样品，使得在电场蒸发条件下，从针尖顶端进行材料结构的逐层剥离，再通过所激发原子信息重构出器件结构，最终实现原子级分辨率的结构-成分分析。因此，三维原子探针技术表征分析的首要因素是制备合适的针尖样品，三维原子探针技术样品的制备状态是直接导致三维原子探针技术表征结果能否成功的关键因素和难点之一。聚焦离子束针尖制样主要定位在finfet结构层，即finfet技术芯片的前端工艺结构，finfet结构上层有多层铜互连线结构。由于finfet前端工艺，栅结构(gate)和导通层(contact)均采用了钨材料，而钨在三维原子探针技术表征分析中是极其不易场蒸发的材料且非常容易引起针尖样品断针现象。
技术实现要素：
本发明要解决的技术问题是finfet器件栅结构和导通层中的金属材料在三维原子探针技术表征分析中不易蒸发的问题。
为解决上述技术问题，本申请实施例公开了一种电子器件表面处理方法，所述电子器件包括衬底层和设在所述衬底层上的器件结构层，所述器件结构层内设有导通层和栅介质层，所述导通层和所述栅介质层内均设有金属材料层；
所述处理方法包括：
对所述器件结构层减薄，使所述金属材料层裸露在所述器件结构层表面，得到第一处理产物；
对所述第一处理产物刻蚀，得到第二处理产物。
进一步的，所述金属材料层为钨金属材料层。
进一步的，对所述第一处理产物刻蚀采用的刻蚀方法为化学刻蚀法。
进一步的，所述刻蚀方法包括：
将刻蚀溶液加热至预设温度；
将所述第一处理产物放入所述刻蚀溶液中；
将所述刻蚀溶液保温预设时长。
进一步的，所述刻蚀溶液为过氧化氢溶液。
进一步的，所述处理方法还包括：在第二处理产物的表面沉积保护层，所述保护层远离所述衬底层设置。
进一步的，所述保护层的材质为非金属化合物。
进一步的，所述保护层的材质为金属化合物。
进一步的，沉积所述保护层采用的方法为化学气相沉积法或物理气相沉积法。
进一步的，所述保护层的厚度为10nm-10000nm。
采用上述技术方案，本申请实施例所述的电子器件表面处理方法具有如下有益效果：
本申请实施例所述的电子器件表面处理方法，通过对器件结构层减薄，使内部的金属材料层裸露出器件结构，然后再刻蚀除去金属材料层，为后续的三维原子探针技术表征分析提供保证，提高三维原子探针技术样品分析的成功率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个实施例的电子器件结构示意图；
图2为本申请一个实施例的第一处理产物结构示意图；
图3为本申请一个实施例的第二处理产物结构示意图；
图4为本申请一个实施例的表面覆盖保护层的处理产物结构示意图；
以下对附图作补充说明：
10-衬底层；20-器件结构层；21-栅结构；22-源/漏极；23-金属材料层；30-导线层；40-保护层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
此处所称的“一个实施例”或“实施例”是指可包含于本申请至少一个实现方式中的特定特征、结构或特性。在本申请的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
如何制造性能更好更稳定的finfet器件，需要掌握以下关键的工艺和材料技术；1)为满足finfet器件fin沟道载流子高迁移率，以及对短沟道效应的控制和集成度等要求，需要实现fin边缘光滑、fin尺寸又细又精准的工艺；2)finfet的硅衬底采用的是非常低浓度的掺杂或未掺杂，需要有效选择掺杂元素(ge，b，p等)并控制掺杂成分分布及其均匀性，这对器件性能尤为重要；3)finfet器件阈值电压调节通过在栅极采用不同功函数的金属材料(al，ti，ta，hf等)来实现，这要求更精准的选择刻蚀工艺和更严格的金属纯度控制过程，实现复杂的功函数金属薄膜工艺。因此，需要三维原子探针技术对其进行表征分析。
如图1至图3所示，本申请实施例提供了一种电子器件表面处理方法，该处理方法用于三维原子探针技术制样过程中对电子器件的表面处理，使处理后的电子器件结构易于三维原子探针技术制样及分析。如图1所示，电子器件包括衬底层10和设在衬底层10上的器件结构层20，器件结构层20内设有导通层和栅介质层，导通层和栅介质层内均设有金属材料层23；
该处理方法包括：对器件结构层20减薄，使金属材料层23裸露在器件结构层20表面，得到第一处理产物；对第一处理产物刻蚀，得到第二处理产物。
本申请实施所述电子器件表面处理方法，可以应用在产业实际应用的finfet器件结构的处理。在电子器件上，通过前期的精准定位，找到所需要制样的结构，然后对该结构进行处理。聚焦离子束针尖制样，需要配合器件表层预处理，去掉多层铜互连线和金属材料层23，以及形成良好的表面处理后的保护层40，从而保障聚焦离子束方法制备高质量针尖样品。如图1所示，首先，去除finfet的器件结构层20以上的导线层30，该导线层30为铜互连线多层结构，在集成电路中用于电路连接。采用减薄制样技术将导线层30去除。可选的，将导线层30中的铜金属用抛光研磨去除；可选的，将导线层30中铜互连线之间的介质层用等离子刻蚀去除。将铜互连线逐层去层，直到导通层。如图1所示，本申请实施例中，由于导通层的高度高于栅结构21顶层，因此，导通层还需要减薄至与栅结构21顶层同一高度，确保导通层和栅结构21顶层中的金属材料层23都裸露出来，没有阻挡层覆盖在金属材料层23上面，减薄处理后得到的第一处理产物如图2所示。如图3所示，采用物理方法或化学方法将金属材料层23刻蚀除去，得到易于易于三维原子探针技术制样及分析的器件结构。应当说明的是，本申请实施例所述的方法，不仅限于处理finfet，还适用于其他具有类似结构的电子器件。
金属材料层23为钨金属材料层23。
如图1所示，本申请实施例中，金属材料层23用于引出栅极或源/漏极22，引出栅极的金属材料层23与引出源/漏极22的金属材料层23可以相同，也可以不同。可选的，金属材料层23的材质为镍、钼、钨、金、铂、锆、钛等金属。
对第一处理产物刻蚀采用的刻蚀方法为化学刻蚀法。
如图3所示，本申请实施例中，对经过减薄处理的电子器件结构进行刻蚀，可选的，采用化学刻蚀方法进行刻蚀。在对金属材料层23进行刻蚀时，选用的刻蚀剂应仅能除去金属材料层23，而对电子器件的其他结构无刻蚀。
刻蚀方法包括：将刻蚀溶液加热至预设温度；将第一处理产物放入刻蚀溶液中；将刻蚀溶液保温预设时长。
刻蚀溶液为过氧化氢溶液。
本申请实施例中，采用化学选择性刻蚀方法，将裸露出来的导通层和栅结构21中金属材料层23除去。本申请实施例以钨金属为例将除去金属材料层23的方法进行说明，应当理解的是，对于其他材质的金属材料层23也可以参考本申请实施例，选取合适的刻蚀剂刻蚀除去金属材料层23。
本申请实施例中，选择化学试剂h2o2作为刻蚀剂，h2o2的浓度为50％。取适量的h2o2溶液倒入量杯中，然后再用滴管滴1-2滴nh4oh至h2o2溶液中，将上述试剂加热到80℃至沸腾，然后放入第一处理产物。化学试剂与钨金属产生反应w h2o2 4nh3·h2o═[w(nh3)4](oh)2 4h2o，反应一段时间后，取出第一处理产物，重新将上述试剂加热，重复上述过程，确保钨金属去除干净。以上整个过程只有钨金属被化学刻蚀。电子器件的基体结构完整保留，便于后续三维原子探针技术表征分析。
处理方法还包括：在第二处理产物的表面沉积保护层40，保护层40远离衬底层10设置。
如图4所示，本申请实施例中，钨金属去除之后，在原有结构位置中留下空洞，该结构强度较小，在三维原子探针技术制样过程中，针尖结构易发生断裂，因此，在一些实施例中，经过刻蚀除去金属结构层后，还可以在上述化学刻蚀去除金属结构层的减薄样品表面覆盖一层保护层40。保护层40不仅保护样品表面完整、不被污染，同时也要有利于后续聚焦离子束制样以及三维原子探针技术场蒸发测试。
保护层40的材质为非金属化合物。
保护层40的材质为金属化合物。
沉积保护层40采用的方法为化学气相沉积法或物理气相沉积法。
保护层40的厚度为10nm-10000nm。
本申请实施例中，保护层40的材质可选为非金属化合物或金属化合物，可选的，非金属化合物为一氧化硅、二氧化硅、氮化硅等，金属化合物为锗锑化合物等。沉积保护层40采用的方法为化学气相沉积法或物理气相沉积法。可选的，采用化学气相沉积方法，沉积一氧化硅作为保护层40，沉积厚度为10nm-1000nm，优选为100nm。一氧化硅保护层40能在聚焦离子束制样过程中，对于电子束有穿透作用，适合在样品表面寻找目标位置，精准定位制样。一氧化硅保护层40还能保留在最终的针尖样品顶端，保护制样过程中针尖尖端结构的完整性，而且一氧化硅层在三维原子探针技术激光模式下易于被场蒸发，所以这种保护层40是有利于三维原子探针技术制样和测试的。在一些实施例中，采用物理气相沉积方法，沉积锗锑化合物sb2te3作为保护层40，厚度为0.1μm-10μm，优选为1μm。该保护层40在聚焦离子束制样过程中，对于电子束是不透明的，即不能在样品表面定位制样，但是适合随机位置制样。而且该保护层40在三维原子探针技术非激光模式下就是易于场蒸发的，所以这种保护层40是有利于三维原子探针技术制样和测试的。
本申请实施例所述的电子器件表面处理方法，对于小尺寸<22nm的芯片产品及其finfet器件结构的分析，为聚焦离子束精准定位及聚焦离子束制样提供了非常关键的样品预处理方法。通过该方法制作出完整的小尺寸结构制样，为后续对电子器件研究分析工作提供了更有力的技术支撑。通过该发明方法所制的针尖样品，非常适合于三维原子探针技术测试条件，使三维原子探针技术样品分析的成功率大大提高。
以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
1.一种电子器件表面处理方法，其特征在于，所述电子器件包括衬底层(10)和设在所述衬底层(10)上的器件结构层(20)，所述器件结构层(20)内设有导通层和栅介质层，所述导通层和所述栅介质层内均设有金属材料层(23)；
所述处理方法包括：
对所述器件结构层(20)减薄，使所述金属材料层(23)裸露在所述器件结构层(20)表面，得到第一处理产物；
对所述第一处理产物刻蚀，得到第二处理产物。
2.根据权利要求1所述的电子器件表面处理方法，其特征在于，所述金属材料层(23)为钨金属材料层(23)。
3.根据权利要求2所述的电子器件表面处理方法，其特征在于，对所述第一处理产物刻蚀采用的刻蚀方法为化学刻蚀法。
4.根据权利要求3所述的电子器件表面处理方法，其特征在于，所述刻蚀方法包括：
将刻蚀溶液加热至预设温度；
将所述第一处理产物放入所述刻蚀溶液中；
将所述刻蚀溶液保温预设时长。
5.根据权利要求4所述的电子器件表面处理方法，其特征在于，所述刻蚀溶液为过氧化氢溶液。
6.根据权利要求1所述的电子器件表面处理方法，其特征在于，所述处理方法还包括：在第二处理产物的表面沉积保护层(40)，所述保护层(40)远离所述衬底层(10)设置。
7.根据权利要求6所述的电子器件表面处理方法，其特征在于，所述保护层(40)的材质为非金属化合物。
8.根据权利要求6所述的电子器件表面处理方法，其特征在于，所述保护层(40)的材质为金属化合物。
9.根据权利要求7或8所述的电子器件表面处理方法，其特征在于，沉积所述保护层(40)采用的方法为化学气相沉积法或物理气相沉积法。
10.根据权利要求9所述的电子器件表面处理方法，其特征在于，所述保护层(40)的厚度为10nm-10000nm。
技术总结