本发明实施例涉及半导体技术，且特别涉及一种改善源极/漏极区域的轮廓及其形成方法。
背景技术：
半导体装置被用于各种电子应用中，例如，个人电脑、手机、数码相机和其他电子设备。通常通过以下方式制造半导体装置：在半导体基底上按序沉积绝缘或介电层、导电层和半导体层的材料，并使用微影图案化各种材料层以在其上形成电路组件和元件。
通过不断减小最小部件尺寸，半导体工业继续改善各种电子组件(例如，晶体管、二极管、电阻、电容等)的集成密度，这允许将更多的组件整合到预定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
技术实现要素：
本发明实施例提供了一种半导体装置的形成方法，包括：蚀刻半导体鳍片，以形成第一凹槽；形成源极/漏极区域于第一凹槽中，其中形成源极/漏极区域的步骤包括：外延成长具有第一厚度的第一半导体材料于第一凹槽中，其中第一半导体材料为硅；外延成长具有第二厚度的第二半导体材料于第一半导体材料上，第二半导体材料包括硅锗；以及外延成长第三半导体材料于第二半导体材料上，第三半导体材料具有第三厚度，其中第三厚度对第一厚度的比例大于5，其中第三厚度对第二厚度的比例大于0.6，以及其中第三半导体材料具有从60到80原子％的锗浓度，第三半导体材料的锗浓度大于第二半导体材料的锗浓度。
本发明实施例提供了一种半导体装置，包括：鳍片，从基板延伸；栅极堆叠，于鳍片上；源极/漏极区域，于邻近于栅极堆叠的鳍片中，源极/漏极区域包括：第一源极/漏极材料，具有小于5nm的厚度，其中第一源极/漏极材料为硅；第二源极/漏极材料，于第一源极/漏极材料上，第二源极/漏极材料具有20-60原子％的锗浓度且具有小于30nm的厚度；以及第三源极/漏极材料，于第二源极/漏极材料上，第三源极/漏极材料具有60-80原子％的锗浓度且具有大于20nm的厚度。
本发明实施例提供了一种半导体装置的形成方法，包括：蚀刻鳍片，以形成第一开口，鳍片从基板延伸；形成源极/漏极区域于第一开口中，其中形成源极/漏极区域的步骤包括：在5torr-50torr的压力下外延成长第一半导体材料于第一开口中，第一半导体材料具有大于1x1020原子/cm3的掺质离子浓度；在5torr-50torr的压力下外延成长第二半导体材料于第一半导体材料上，第二半导体材料具有大于5x1020原子/cm3的掺质离子浓度；以及在大于20torr的压力下外延成长第三半导体材料于第二半导体材料上，第三半导体材料具有大于6x1020原子/cm3的掺质离子浓度；形成层间介电质于源极/漏极区域上；通过蚀刻层间介电质形成第二开口，其暴露源极/漏极区域；形成源极/漏极接触件延伸穿过第二开口以接触源极/漏极区域。
附图说明
以下将配合说明书附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
图1-图7、图8a-图21a、图8b-图21b、图10c、图14c、图15c、图19c、图21c是根据一些实施例，示出形成finfet的各种剖面图和透视图。
附图标记说明：
50～基板；
50n～区域；
50p～区域；
51～分割线；
52～半导体条/鳍片；
54～绝缘材料；
56～浅沟槽隔离/sti区域；
58～通道区域；
60～虚设介电层；
62～虚设栅极层；
64～遮罩层；
72～虚设栅极；
74～遮罩；
80～栅极密封间隔物；
86～栅极间隔物；
88～凹槽；
90～第一源极/漏极层；
92～第二源极/漏极层；
94～第三源极/漏极层；
95～第五源极/漏极层；
96～第四源极/漏极层；
97～第六源极/漏极层；
98/98a/98b～源极/漏极区域；
100～第一层间介电质(第一ild)；
101～接触蚀刻停止层(cesl)；
102～凹槽；
104～栅极介电层；
106～栅极电极；
106a～衬层；
106b～功函数调整层；
106c～填充材料；
110～栅极遮罩；
112～第二ild；
114～栅极接触件；
116～源极/漏极接触件；
118～硅化物；
a-a/b-b/c-c～剖面；
t1/t2/t3/t4/t5～厚度；
d1/d2～深度；
w1～宽度；
θ1～角度。
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
再者，此处可能使用空间上的相关用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。此外，当用“约”，“近似”等描述数字或数字范围时，该用语旨在包括在合理范围内的数字，包括所描述的数字，例如所述数量的 /-10％或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
各个实施例提供了用于形成具有减少的源极/漏极电阻(rsd)、减少的接触电阻(rcsd)、减少的通道电阻(rch)，减少的重叠电阻(overlapresistance，rov)以及改善的装置性能的源极/漏极区域的制程。可以通过在半导体鳍片中形成的凹槽中外延生长第一源极/漏极层，在第一源极/漏极层上外延生长第二源极/漏极层，以及在第二源极/漏极层上外延生长第三源极/漏极来形成源极/漏极区域。
具有高掺质向外扩散的材料可以用于第一源极/漏极层，这可以减少重叠电阻(rov)。例如，第一源极/漏极层可以由掺杂硼的硅形成，前述掺杂硼的硅具有大于1×1020原子/cm3的硼掺质浓度。具有低电阻率并具施加高应变的材料可以用于第三源极/漏极层，这可以减少源极/漏极电阻(rsd)、接触电阻(rcsd)和通道电阻(rch)。例如，第三源极/漏极层可以由掺杂硼的硅锗形成，前述掺杂硼的硅锗具有锗浓度为约60％-约80％，且硼浓度大于约6×1020原子/cm3或大于约8×1020原子/cm3。第二源极/漏极层可以是在第一源极/漏极层和第三源极/漏极层之间的缓冲层。第二源极/漏极层可以由掺杂硼的硅锗形成，前述掺杂硼的硅锗具有锗浓度为约20％-约60％，且硼浓度大于约5×1020原子/cm3。
通过减少第一源极/漏极层与第二源极/漏极层的厚度/体积并增加第三源极/漏极层的厚度/体积，可以进一步减少源极/漏极区域的总电阻，并且可以进一步改善装置性能。例如，第一源极/漏极层的厚度可以为约1nm-约10nm，第二源极/漏极层的厚度可以小于约30nm或小于约25nm，并且第三源极/漏极层的厚度可以大于约20nm。
图1是根据一些实施例示出示例的finfet的三维视图。鳍式场效晶体管(finfield-effecttransistor，finfet)包括在基板50(例如，半导体基板)上的鳍片52。浅沟槽隔离(shallowtrenchisolation，sti)区域56设置在基板50中，且鳍片52在相邻的sti区域56的上方和之间突出。尽管描述/示出的sti区域56与基板50分隔，但是如本文所使用的“基板”可以是仅为基板50或包括sti区域56的基板50。另外，尽管鳍片52与基板50被描述为单一且连续的材料，但是鳍片52及/或基板50可以包括单一材料或多种材料。在本文中，鳍片52指的是在相邻的sti区域56之间延伸的部分。
栅极介电层104沿着鳍片52的侧壁并在鳍片52的顶表面上，且栅极电极106在栅极介电层104上。相对于栅极介电层104与栅极电极106，源极/漏极区域98设置在鳍片52的两侧中。图1进一步示出了在后面的图示中使用的参考剖面。剖面a-a沿着栅极电极106的纵轴并且在例如垂直于finfet的源极/漏极区域98之间的电流流动方向的方向上。剖面b-b垂直于剖面a-a，并且沿着鳍片52的纵轴并且在例如finfet的源极/漏极区域98之间的电流流动的方向上。剖面c-c平行于剖面a-a，并延伸穿过finfet的源极/漏极区域。为了清楚起见，后续图示参考这些参考剖面。
本文讨论的一些实施例是在使用后栅极制程形成的finfet的背景下讨论的。在其他实施例中，可以使用先栅极制程。再者，一些实施例考虑了在例如平面fet的平面装置中使用的面向。作为示例，本文讨论的fet可以用在环形振荡器装置(ringoscillatordevice)中。
图2至图21c是根据一些实施例示出在制造finfet中的中间阶段的剖面图。图2至图7示出了图1中所示的参考剖面a-a，但多了多个鳍片/finfet。沿着图1中所示的参考剖面a-a示出了图8a、图9a、图10a、图16a、图17a、图18a、图19a、图20a和图21a以及沿着图1中所示的类似的剖面b-b示出了图8b、图9b、图10b、图11a、图12a、图13a、图14a、图15a、图16b、图17b、图18b、图19b、图19c、图20b和图21b，但多了多个鳍片/finfet。沿着图1在pmos区域中所示的参考剖面c-c示出了图10c、图11b、图12b、图13b、图14b、图14c和图21c，而沿着图1在nmos区域中所示的参考剖面c-c示出了图15b和图15c，但多了多个鳍片/finfet。
在图2中，提供基板50。基板50可以是半导体基板，例如，块状(bulk)半导体、绝缘体上半导体(semiconductoroninsulator，soi)基板等等，其可以是掺杂的(例如，用p型或n型掺质)或未掺杂的。基板50可以是晶圆，例如硅晶圆。通常，soi基板是在绝缘层上形成的半导体材料层。绝缘层可以是例如埋入式氧化物(buriedoxide，box)层、氧化硅层等等。绝缘层设置在通常为硅或玻璃基板的基板上。也可以使用其他基板，例如多层或梯度基板。在一些实施例中，基板50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp及/或gainasp的合金半导体；或其组合。
基板50具有区域50n和区域50p。区域50n可以用于形成n型装置，例如nmos晶体管，例如，n型finfet。区域50p可以用于形成p型装置，例如pmos晶体管，例如p型finfet。区域50n可以与区域50p物理分隔(如分割线51所示)，并且可以在区域50n与区域50p之间设置任何数量的装置部件(例如，其他主动装置、掺杂区域、隔离结构等等)。
在图3中，鳍片52形成在基板50中。鳍片52是半导体条。在一些实施例中，可以通过蚀刻在基板50中的沟槽来在基板50中形成鳍片52。蚀刻可以是任何可接受的蚀刻制程，如活性离子蚀刻(reactiveionetch，rie)、中性粒子束蚀刻(neutralbeametch，nbe)等等、或其组合。蚀刻可以是非等向性的。尽管鳍片52在图3中被示出为具有线性边缘(linearedge)，但是鳍片52可以具有圆形边缘或任何其他适合的形状。
可以通过任何适合的方法来图案化鳍片52。例如，可以使用一种或多种微影制程来图案化鳍片52，前述微影制程包括双重图案化(double-patterning)或多重图案化(multi-patterning)制程。大致上而言，双重图案化或多重图案化制程结合微影和自对准(self-aligned)制程，得以创造具有比其他制程，如使用单一且直接微影制程，节距更小的图案。例如，在一实施例中，在基板50上形成牺牲层，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，接着可以使用剩余的间隔物来图案化鳍片52。
在图4中，在基板50上且在相邻的鳍片52之间形成绝缘材料54。绝缘材料54可以是氧化物，例如氧化硅、氮化物等等或其组合，并且可以通过高密度等离子体化学气相沉积(high-densityplasmachemicalvapordeposition，hdp-cvd)，流动cvd(flowablecvd，fcvd)(例如，远端等离子体系统中基于化学气相沉积(cvd-based)的材料沉积和后硬化(postcuring)以使之转化为另一种材料，例如氧化物)等等或其组合来形成。可以通过使用任何可接受的方法来形成其他绝缘材料。在所示的实施例中，绝缘材料54是通过fcvd制程形成的氧化硅。一旦形成绝缘材料54，就可以执行退火制程。在一实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍片52。尽管绝缘材料54被示出为单层，但是在一些实施例中可以使用多层。例如，在一些实施例中，可以首先沿着基板50和鳍片52的表面形成衬层(未单独示出)。此后，可以在衬层上形成诸如上所述的填充材料。
在图5中，对绝缘材料54施行去除制程以去除鳍片52上多余的绝缘材料54。在一些实施例中，可以使用如化学机械研磨(chemicalmechanicalpolishing，cmp)的平坦化制程、回蚀刻制程、其组合等等。平坦化制程暴露鳍片52，使得完成平坦化制程之后，鳍片52和绝缘材料54的顶表面是齐平的。
在图6中，凹蚀绝缘材料54以形成浅沟槽隔离(sti)区域56。凹蚀绝缘材料54，使得在区域50n和区域50p中的鳍片52的上部从相邻的sti区域56之间突出。此外，sti区域56的顶表面可具有如图所示的平坦表面、凸(convex)表面、凹(concave)表面(例如碟状(dishing))或其组合。sti区域56的顶表面可以通过使用适当的蚀刻形成为平坦的、凸的及/或凹的。可以使用可接受的蚀刻制程来凹蚀sti区域56，例如对绝缘材料54的材料具有选择性的蚀刻制程(例如，以比鳍片52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用例如稀氢氟酸(dhf)的酸并通过适当的蚀刻制程去除化学氧化物。
请参照图2至图6所描述的制程仅仅是如何形成鳍片52的一个示例。在一些实施例中，可以通过外延生长制程形成鳍片52。例如，可以在基板50的顶表面上形成介电层，并且可以蚀刻沟槽并穿过介电层以暴露出下面的基板50。可以在沟槽中外延生长同质外延结构，并且可以凹蚀介电层，使得同质外延结构从介电层突出以形成鳍片52。另外，在一些实施例中，异质外延结构可以用于鳍片52。例如，可以凹蚀图5中的鳍片52，并且不同于鳍片52的材料可以外延生长在凹陷的鳍片52上。在这样的实施例中，鳍片52包括凹陷的材料以及设置在凹陷的材料上的外延生长的材料。在另一个实施例中，可以在基板50的顶表面上形成介电层，并且可以穿过介电层蚀刻出沟槽。然后可以使用与基板50不同的材料在沟槽中外延生长异质外延结构，并且可以凹蚀介电层，使得异质外延结构从介电层突出以形成鳍片52。在外延生长同质外延或异质外延结构的一些实施例中，在生长过程中可在原位掺杂外延生长的材料，可免除先前或之后的布植步骤，但原位掺杂和布植掺杂也可一同使用。
此外，在区域50n(例如，nmos区域)中外延生长与区域50p(例如，pmos区域)中不同材料的材料可以是有利的。在各个实施例中，鳍片52的上部可以由硅锗(sixge1-x，其中x可以是0-1)、碳化硅、纯或基本上纯的锗、iii-v族化合物半导体、ii-vi族化合物半导体等等。例如，用于形成iii-v族化合物半导体的可用材料包含但不限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等等。
此外，在图6中，可以在鳍片52及/或基板50中形成适当的井(未单独示出)。在一些实施例中，可以在区域50n中形成p井，并且可以在区域50p中形成n井。在一些实施例中，在区域50n和区域50p两者中形成p井或n井。
在具有不同类型的井的实施例中，可以使用光刻胶或其他遮罩(未显示)来实现用于区域50n和区域50p的不同布植步骤。例如，可以在区域50n中的鳍片52和sti区域56上形成光刻胶。图案化光刻胶以暴露基板50的区域50p，例如pmos区域。可以通过使用旋转涂布技术来形成光刻胶，并且可以使用可接受的微影技术来图案化光刻胶。一旦图案化光刻胶，在区域50p中执行n型杂质布植，并且光刻胶可以用作遮罩以基本上防止n型杂质被布植到如nmos区域的区域50n中。n型杂质可以是被布植到区域中的磷、砷、锑等等，其浓度等于或小于1018原子/cm3，例如从约1017原子/cm3-约1018原子/cm3。在布植之后，可以通过例如可接受的灰化制程去除光刻胶。
在布植区域50p之后，在区域50p中的鳍片52和sti区域56上形成光刻胶。图案化光刻胶以暴露基板50的区域50n，例如nmos区域。可以通过使用旋转涂布技术来形成光刻胶，并且可以使用可接受的微影技术来图案化光刻胶。一旦图案化光刻胶，可以在区域50n中布植p型杂质，并且光刻胶可以用作遮罩以基本上防止p型杂质被布植到如pmos区域的区域50p中。p型杂质可以是布植到区域中的硼、bf2、铟等等，其浓度等于或小于1018原子/cm3，例如约1017原子/cm3-约1018原子/cm3。在布植之后，可以通过例如可接受的灰化制程来去除光刻胶。
在区域50n和区域50p的布植之后，可以执行退火以活化已布植的p型及/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍片的生长材料，其可以免除布植，但原位和布植掺杂也可以一起使用。
在图7中，在鳍片52上形成虚设介电层60。虚设介电层60可以是例如氧化硅、氮化硅、其组合等等，并且可以根据可接受的技术沉积或热生长。在虚设介电层60上形成虚设栅极层62，并且在虚设栅极层62上形成遮罩层64。可以在虚设介电层60上沉积虚设栅极层62，然后通过诸如cmp的制程平坦化。遮罩层64可以沉积在虚设栅极层62上。虚设栅极层62可以是导电材料，并且可以选自包含非晶硅(amorphoussilicon)、多晶硅(polycrystalline-silicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物、金属等等的群组。虚设栅极层62可以通过物理气相沉积(physicalvapordeposition，pvd)、cvd、溅镀沉积或本领域中已知的技术与用于沉积导电材料的其他技术来沉积。虚设栅极层62可以由对隔离区域(例如，sti区域56)的蚀刻具有高蚀刻选择性的其他材料制成。遮罩层64可以包含例如sin、sion等等。在此示例中，单个虚设栅极层62和单个遮罩层64跨过区域50n和区域50p形成。应注意的是，仅出于说明的目的，示出虚设介电层60仅覆盖鳍片52。在一些实施例中，可以沉积虚设介电层60，使得虚设介电层60覆盖sti区域56，并在虚设栅极层62和sti区域56之间延伸。
图8a至图21c示出在制造实施例装置中的各种额外的步骤。图8a至图21c示出在区域50n和区域50p中的任何一个的部件。例如，图8a至图16b所示的结构可以适用于区域50n和区域50p两者。在附有各附图的本文中描述了区域50n和区域50p的结构上的差异(如果有的话)。
在图8a和图8b中，可以使用可接受的微影和蚀刻技术来图案化遮罩层64(参见图7)，以形成遮罩74。然后，可以通过可接受的蚀刻技术转移遮罩74的图案到虚设栅极层62，以形成虚设栅极72。在一些实施例中(未单独示出)，也可以通过可接受的蚀刻技术将遮罩74的图案转移至虚设介电层60。虚设栅极72覆盖鳍片52的各自的通道区域58。遮罩74的图案可以用于物理分隔每个虚设栅极72与相邻的虚设栅极72。虚设栅极72可以具有长度方向，其基本上垂直于各自的鳍片52的长度方向。
进一步在图8a和图8b中，可以在虚设栅极72、遮罩74及/或鳍片52的暴露表面上形成栅极密封(gateseal)间隔物80。可以使用热氧化或沉积，然后非等向性蚀刻以形成栅极密封间隔物80。
在形成栅极密封间隔物80之后，可以执行用于轻掺杂源极/漏极(ldd)区域(未单独示出)的布植。在具有不同装置类型的实施例中，类似于上述图6中所讨论的布植，可以在区域50n上形成遮罩，例如光刻胶，同时暴露区域50p并且可以布植适当类型(例如，p型)的杂质到区域50p中所暴露的鳍片52中。然后可以去除遮罩。随后，可以在区域50p上形成遮罩，例如光刻胶，同时暴露区域50n，并且可以布植适当类型的杂质(例如，n型)到区域50n中所暴露的鳍片52中。然后可以去除遮罩。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有约1015原子/cm3-约1016原子/cm3的杂质浓度。可以使用退火来活化布植的杂质。
在图9a和图9b中，沿着虚设栅极72和遮罩74的侧壁的栅极密封间隔物80上形成栅极间隔物86。可以通过共形地沉积绝缘材料并随后非等向性蚀刻绝缘材料来形成栅极间隔物86。栅极间隔物86的绝缘材料可以是氮化硅、sicn、其组合等等。
图10a至图14c示出在区域50p的鳍片52中形成源极/漏极区域98a的各个步骤。如图10a至图14c所示，可以使用多步骤外延沉积制程在区域50p中形成源极/漏极区域98a。可以通过遮蔽(mask)例如nmos区域的区域50n来形成例如pmos区域的区域50p中的源极/漏极区域98a。然后，通过蚀刻区域50p中的鳍片52的源极/漏极区域，在鳍片52中形成凹槽88，如图10a至图10c所示。凹槽88可以具有约20nm-约80nm的深度d1，例如约50nm。
在图11a和图11b中，在凹槽88中外延生长第一源极/漏极层90。第一源极/漏极层90可以由具有高掺质向外扩散的材料形成。第一源极/漏极层90的高掺质向外扩散可在操作期间通过允许掺质离子从第一源极/漏极层90扩散到通道区域58，而减少由第一源极/漏极层90与通道区域58之间的所引起的重叠电阻(rov)。在一些特定实施例中，第一源极/漏极层90可以由掺杂的硅形成，例如掺杂硼的硅。
第一源极/漏极层90可以具有大于约1x1020原子/cm3，小于约5x1020原子/cm3等等的掺质浓度。在进一步的实施例中，第一源极/漏极层90可以掺杂其他p型杂质，例如bf2、铟等等。第一源极/漏极层90可以在生长期间使用原位掺杂或使用与先前讨论相似的制程，其用于形成轻掺杂的源极/漏极区域来布植掺质，然后进行退火。第一源极/漏极层90可以作为基板50与随后形成的第二源极/漏极层92与随后形成的第三源极/漏极层94之间的缓冲层。
第一源极/漏极层90在约600℃-约800℃(例如约700℃)的温度下与约5torr至约50torr的压力下(例如约25torr)下生长。在约10秒-约200秒的期间内生长第一源极/漏极层90，例如约100秒。第一源极/漏极层90可以从如硅烷、二硅烷(disilane)、二氯硅烷、乙硼烷、其组合等等的前驱物气体外延生长。第一源极/漏极层90的侧壁可以具有小于约5nm的厚度t1，并且第一源极/漏极层90的底部可以具有小于约5nm的厚度t2。在一些实施例中，厚度t1可以约1nm-约10nm，例如约5nm，并且厚度t2可以是约1nm-约10nm，例如约5nm。第一源极/漏极层90的表面可以是刻面(facet)。可以最小化第一源极/漏极层90的厚度t1和t2，以使随后形成的第二源极/漏极层92和随后形成的第三源极/漏极层94的厚度最大化。
在图12a和图12b中，在第一源极/漏极层90上的凹槽88中外延生长第二源极/漏极层92。第二源极/漏极层92可以由在第一源极/漏极层90和随后形成的第三源极/漏极层94之间具有晶格(lattice)结构的材料形成。这样，第二源极/漏极层92可以是第一源极/漏极层90和第三源极/漏极层94之间的缓冲层。第二源极/漏极层92可以包括在通道区域58中施加压缩应变的材料，例如sige、sigeb、ge、gesn等等。在一些实施例中，第二源极/漏极层92可以包括具有锗原子％为约20％-约60％的硅锗。第二源极/漏极层92可以具有从第一源极/漏极层90中的锗浓度(例如，约0原子％)到第三源极/漏极层94中的锗浓度的锗原子％梯度(例如，从约60原子％到约80原子％)。
第二源极/漏极层92可以在生长期间使用原位掺杂或使用与先前讨论相似的制程，其用于形成轻掺杂的源极/漏极区域来布植掺质，然后进行退火。第二源极/漏极层可以在第一源极/漏极层90和第三源极/漏极层94之间具有掺质浓度。例如，第二源极/漏极层92可以具有大于约5×1020原子/cm3的掺质浓度。掺质可以包含p型杂质，例如硼、bf2、铟等等。
第二源极/漏极层92在约600℃-约800℃(例如约700℃)的温度下和约5torr-约50torr(例如约25torr)的压力下生长。在约200秒-约600秒的期间内生长第二源极/漏极层92，例如约400秒。第二源极/漏极层92可以从如硅烷、二硅烷、二氯硅烷、锗烷、四氯化锗、二硼烷、其组合等等的前驱物气体外延生长。第二源极/漏极层92具有小于约30nm，小于约25nm等等的厚度。如图12a和图12b所示，第二源极/漏极层92可以具有刻面。刻面的角度θ1可以为约0°-约60°。第二源极/漏极层92可以是在第一源极/漏极层90和随后形成的第三源极/漏极层94之间的缓冲层。可以最小化第二源极/漏极层92的厚度，以最大化第三源极/漏极层94的厚度。虽然在图12a和图12b中所示出的第二源极/漏极层92并未合并，但是在一些实施例中，刻面可导致相邻的第二源极/漏极层92合并。
在图13a和图13b中，在第二源极/漏极层92上方的凹槽88中外延生长第三源极/漏极层94。第三源极/漏极层94可以由具有低电阻率并对通道区域58的材料施加高压缩应变的材料形成，其可以减少源极/漏极电阻(rsd)、接触电阻(rcsd)和通道电阻(rch)。例如，第三源极/漏极层94可以包括sige、sigeb、ge、gesn等等。在一些实施例中，第三源极/漏极层94可以包括具有锗原子％为约60％-约80％的硅锗。
第三源极/漏极层94可以在生长期间使用原位掺杂或使用与先前讨论相似的制程，其用于形成轻掺杂的源极/漏极区域来布植掺质，然后进行退火。第三源极/漏极层94可以具有大于约6×1020原子/cm3，大于约8×1020原子/cm3的杂质浓度等等。掺质可以包含p型杂质，例如硼、bf2、铟等等。
第三源极/漏极层94在小于约600℃的温度下生长，例如从约300℃-约600℃，并且压力大于约20torr。在约10秒-约200秒的期间内生长第三源极/漏极层94，例如约100秒。第三源极/漏极层94可以从如硅烷、二硅烷、二氯硅烷、锗烷、四氯化锗、乙硼烷、其组合等的前驱物气体外延生长。第三源极/漏极层94具有大于约20nm的厚度t4。厚度t4与厚度t1和厚度t2的平均值的比例可以大于约5。厚度t4与厚度t3的比例可以大于约0.6。第三源极/漏极层94可以具有从鳍片52各自的表面抬升的表面，且可以具有刻面。此外，如图13b所示，用于形成第三源极/漏极层94的外延生长制程可以使相邻的第三源极/漏极层94合并。如图13b中进一步所示，在相邻的鳍片52之间延伸的第三源极/漏极层94的最上表面可以是基本上平坦。在其他实施例中，第三源极/漏极层94的最上表面可以在相邻的鳍片52之间可以包含谷(valley)。
在图14a至图14c中，在第三源极/漏极层94上外延生长第四源极/漏极层96，以形成包括第一源极/漏极层90、第二源极/漏极层92、第三源极/漏极层94和第四源极/漏极层96的源极/漏极区域98a。尽管在图14b中将源极/漏极区98a示出为合并，但是在一些实施例中，例如在图14c中所示的实施例，在完成外延制程之后，源极/漏极区域98a可以保持分隔。第四源极/漏极层96可以包含如适用于p型finfet的任何可接受的材料。例如，第四源极/漏极层96可以包括于通道区域施加压缩应变的材料，如sige、sigeb、ge、gesn等等。在一些实施例中，第四源极/漏极层96可以包括具有锗原子％为约10％-约30％，小于约20％等等的硅锗。
第四源极/漏极层96可以在生长期间使用原位掺杂或使用与先前讨论相似的制程，其用于形成轻掺杂的源极/漏极区域来布植掺质，然后进行退火。第四源极/漏极层96可以具有小于约1×1020原子/cm3的杂质浓度。掺质可以包括p型杂质，例如硼、bf2、铟等等。
第四源极/漏极层96在约600℃-约800℃(例如约700℃)的温度下和约10torr-约80torr(例如约50torr)的压力下生长。在约30秒-约200秒的期间内生长第四源极/漏极层96，例如约100秒。第四源极/漏极层96可以由诸如硅烷、二硅烷、二氯硅烷、锗烷、四氯化锗、二硼烷、其组合等等的前驱物气体外延生长。第四源极/漏极层96具有小于约10nm的厚度t5。厚度t4对厚度t5的比例可以大于约2。第四源极/漏极层96可以具有从鳍片52各自的表面抬升的表面，且可以具有刻面。
第四源极/漏极层96可以是牺牲层或蚀刻停止层。例如，关于图21b将在下面更详细地讨论，在用于形成开口的蚀刻制程期间，第四源极/漏极层96可以保护第三源极/漏极层94，其中后续在开口中形成源极/漏极接触件116。这样，第四源极/漏极层96可以由对第一ild100的材料具有高蚀刻选择性的材料形成。
第三源极/漏极层94具有比第一源极/漏极层90，第二源极/漏极层92和第四源极/漏极层96更高的锗浓度。因此，增加第三源极/漏极层94相对于第一源极/漏极层90、第二源极/漏极层92和第四源极/漏极层96的体积，增加了源极/漏极区域98a中的总锗浓度。这降低了源极/漏极区域98a的总电阻率，其降低了源极/漏极区域98a的源极/漏极电阻(rsd)和接触电阻(rcsd)。此外，源极/漏极区域98a向通道区域58提供更大的压缩应变，其减小了通道电阻(rch)。此外，增加第三源极/漏极层94的体积为随后形成的源极/漏极触件116提供更大的着陆(landing)，这减少了装置缺陷并提高了装置良率。
在图15a至图15c中，源极/漏极区域98b形成在区域50n的鳍片52中。源极/漏极区域98b可以通过传统的方法形成。可以通过遮蔽例如pmos区域的区域50p，并蚀刻区域50n中的鳍片52的源极/漏极区域来形成例如nmos区域的区域50n中的源极/漏极区域98b，源极/漏极区域98b被蚀刻以在鳍片52中形成凹槽(未单独示出)。然后，在凹槽中外延生长区域50n中的第五源极/漏极层95。在第五源极/漏极层95上外延生长第六源极/漏极层97，以用作牺牲层或蚀刻停止层，类似于上面讨论的第四源极/漏极层96。源极/漏极区域98b包括与第六源极/漏极层97结合的第五源极/漏极层95。源极/漏极区域98b可以包含如适用于n型finfet的任何可接受的材料。例如，如果鳍片52是硅，则区域50n中的源极/漏极区域98b可以包含在通道区域58中施加拉伸应变的材料，如硅、sic、sicp、sip等等。区域50n中的源极/漏极区域98b可以具有从鳍片52各自的表面抬升的表面并且可以具有刻面。如图15b进一步所示，在相邻的鳍片52之间延伸的第五源极/漏极层95的最上表面可以是基本上平坦。在其他实施例中，第五源极/漏极层95的最上表面可以在相邻的鳍片52之间包含谷。
源极/漏极区域98b及/或鳍片52可以布植掺质以形成源极/漏极区域，与先前讨论的制程类似，其用于形成轻掺杂源极/漏极区域，然后进行退火。源极/漏极区域可以具有约1019cm-3-约1021cm-3的杂质浓度。用于源极/漏极区域98b的n型杂质可以是先前讨论的任何杂质。在一些实施例中，源极/漏极区域98b可以在生长期间原位掺杂。
作为用于在区域50n中形成源极/漏极区域98b的外延制程的结果，源极/漏极区域98b的上表面具有刻面，其向外横向扩展超过鳍片52的侧壁。在一些实施例中，这些刻面导致同一finfet的相邻的源极/漏极区域98b合并，如图15b所示。在其他实施例中，例如在图15c中所示的实施例，在完成外延制程之后，源极/漏极区域98b可以保持分隔。
在图16a和图16b中，第一层间介电质(inter-layerdielectric，ild)100沉积在图14a、图14b、图15a和图15b所示的结构上。第一ild100可以由介电材料形成，并且可以通过如cvd、等离子体辅助cvd(plasmaenhancedcvd，pecvd)或fcvd的任何适合的方法来沉积。介电材料可包含磷硅玻璃(phospho-silicateglass，psg)、硼硅玻璃(boron-siliconglass，bsg)、硼磷硅玻璃(boron-dopedphospho-silicateglass，bpsg)、未掺杂的硅玻璃(undopedsilicateglass，usg)等等。可以通过使用任何可接受的制程形成其他绝缘材料。在一些实施例中，接触蚀刻停止层(contactetchstoplayer，cesl)101设置在第一ild100与源极/漏极区域98a和98b、遮罩74以及栅极间隔物86之间。cesl101可以包括介电材料，例如，氮化硅、氧化硅、氮氧化硅等等，其具有与上方的第一ild100的材料不同的蚀刻速率。
在图17a和图17b中，可以执行如cmp的平坦化制程，使第一ild100的顶表面与虚设栅极72或遮罩74的顶表面齐平。平坦化制程也可以去除虚设栅极72上的遮罩74，与沿着遮罩74的侧壁的部分的栅极密封间隔物80和栅极间隔物86。在平坦化制程之后，虚设栅极72、栅极密封间隔物80、栅极间隔物86和第一ild100的顶表面是齐平的。因此，通过第一ild100暴露虚设栅极72的顶表面。在一些实施例中，可以保留遮罩74，在这种情况下，平坦化制程使第一ild100的顶表面与遮罩74的顶表面齐平。
在图18a和图18b中，在一个或多个蚀刻步骤中去除虚设栅极72和遮罩74(如果存在)，从而形成凹槽102。也可以去除在凹槽102中部分的虚设介电层60。在一些实施例中，仅去除虚设栅极72，而保留虚设介电层60，且由凹槽102暴露虚设介电层60。在一些实施例中，从晶粒(例如，核心逻辑区域)的第一区域中的凹槽102去除虚设介电层60并在晶粒的第二区域(例如，输入/输出区域)中的凹槽102中保留虚设介电层60。在一些实施例中，通过非等向性干蚀刻制程去除虚设栅极72。例如，蚀刻制程可以包含使用反应气体的干蚀刻制程，前述反应气体选择性蚀刻虚设栅极72而不蚀刻第一ild100或栅极间隔物86。每个凹槽102暴露各自的鳍片52的通道区域58。每个通道区域58设置在源极/漏极区域98a和源极/漏极区域98b的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设介电层60可以用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地去除虚设介电层60。
在图19a和图19b中，形成用于取代栅极的栅极介电层104和栅极电极106。图19c示出图19b的区域107的详细视图。栅极介电层104共形地沉积在凹槽102中，例如在鳍片52的顶表面和侧壁上以及在栅极密封间隔物80/栅极间隔物86的侧壁上。栅极介电层104也可以形成在第一ild100的顶表面上。根据一些实施例，栅极介电层104包含氧化硅、氮化硅或其多层膜。在一些实施例中，栅极介电层104包含高k介电材料，并且在这些实施例中，栅极介电层104可以具有大于约7.0的k值，并且可以包含金属氧化物或hf、al、zr、la、mg、ba、ti、pb及其组合的硅酸盐。栅极介电层104的形成方法可以包含分子束沉积分子束沉积(molecular-beamdeposition，mbd)、原子层沉积(atomiclayerdeposition，ald)、pecvd等等。在凹槽102中保留部分的虚设介电层60的实施例中，栅极介电层104包含虚设介电层60的材料(例如，sio2)。
栅极电极106分别沉积在栅极介电层104上方，并填充凹槽102的剩余部分。栅极电极106可以包含含金属的材料，例如tin、tio、tan、tac、co、ru、al、w、其组合或其多层膜。例如，尽管在图19b中示出单层栅极电极106，但是栅极电极106可以包括任何数量的衬层106a、任何数量的功函数调整层106b和填充材料106c，如图19c所示。在填充栅极电极106之后，可以执行如cmp的平坦化制程以去除栅极介电层104和栅极电极106的材料的多余部分，这些多余部分在第一ild100的顶表面上。栅极电极106和栅极介电层104的材料的剩余部分因此形成所得finfet的取代栅极。栅极电极106和栅极介电层104可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍片52的通道区域58的侧壁延伸。
区域50n和区域50p中的栅极介电层104的形成可以同时发生，使得每个区域中的栅极介电层104由相同的材料形成，且栅极电极106的形成也可以同时发生，使得每个区域中的栅极电极106由相同的材料形成。在一些实施例中，每个区域中的栅极介电层104可以通过不同的制程形成，使得栅极介电层104可以是不同的材料，及/或每个区域中的栅极电极106可以通过不同的制程形成，使得栅极电极106可以是不同的材料。当使用不同的制程时，可以使用各种遮蔽步骤来遮蔽和暴露适当的区域。
在图20a和图20b中，第二ild112沉积在第一ild100上。在一些实施例中，第二ild112是通过流动cvd方法形成的流动膜。在一些实施例中，第二ild112由如psg、bsg、bpsg、usg等等的介电材料形成，并且可以通过如cvd和pecvd的任何适合的方法沉积。根据一些实施例，在形成第二ild112之前，凹蚀栅极堆叠(包括栅极介电层104和对应的上方栅极电极106)，使得在栅极堆叠的正上方和栅极间隔物86的两侧部分之间形成凹槽，如图20a和图20b所示。将包括一层或多层的介电材料(例如氮化硅、氮氧化硅等等)的栅极遮罩110填充在凹槽中，然后进行平坦化制程以去除在第一ild100上延伸的介电材料的多余部分。随后形成的栅极接触件114(图21a至图21c)穿过栅极遮罩110以接触凹陷的栅极电极106的顶表面。
在图21a至图21c中，根据一些实施例，穿过第二ild112和第一ild100形成栅极接触件114和源极/漏极接触件116。穿过第一ild100、第二ild112和第四源极/漏极层96或第六源极/漏极层97(未单独示出)形成用于源极/漏极接触件116的开口，以及穿过第二ild112和栅极遮罩110形成用于栅极接触件114的开口。可以使用可接受的微影和蚀刻技术形成开口。在开口中形成如扩散阻障层、粘着层等等的衬层以及导电材料。衬层可包含钛、氮化钛、钽、氮化钽等等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等等。可以执行如cmp的平坦化制程以从第二ild112的表面去除多余的材料。在开口中剩余的衬层和导电材料形成源极/漏极接触件116和栅极接触件114。如图21b和图21c所示，可以执行退火制程以在源极/漏极区域98a与源极/漏极接触件116之间的界面处与在源极/漏极区域98b与源极/漏极接触件116之间的界面处形成硅化物118。源极/漏极接触件116物理和电性耦合到源极/漏极区域98a和源极/漏极区域98b，而栅极接触件114物理和电性耦合到栅极电极106。源极/漏极接触件116和栅极接触件114可以以不同的制程形成，或者可以以相同的制程形成。尽管所示出为形成为相同的剖面，但是应当理解的是，每个源极/漏极接触件116和栅极接触件114中可以形成为不同的剖面，这可以避免接触件短路。
源极/漏极接触件116可以具有在鳍片52的上表面下的深度d2，其小于约20nm。源极/漏极接触件116的底表面可具有大于约10nm的宽度w1。源极/漏极接触件的外侧壁和齐平于源极/漏极接触件的底表面的衬层之间的角度θ2可以为约60°-约90°。形成的源极/漏极接触件116延伸到源极/漏极区域98a和98b中可以增加源极/漏极接触件116与源极/漏极区域98a和98b的接触面积，其可以进一步减小源极/漏极电阻(rsd)。
如上所述，形成源极/漏极区域98a，其包含由掺杂的硅形成的第一源极/漏极层90，允许更多掺质离子从第一源极/漏极层90向外扩散到通道区域58。这减小了第一源极/漏极层90和通道区域58之间的重叠电阻(rov)。此外，以较高的锗浓度层(例如，第三源极/漏极层94)形成更大体积的源极/漏极区域98a，减小了源极/漏极区域98a的源极/漏极电阻(rsd)和接触电阻(rcsd)，并在通道区域58上提供了更大的应变，从而减小了通道电阻(rch)。因此，包含源极/漏极区域98a的装置提高了装置速度并且整体上提高了装置性能。
本发明实施例提供了一种半导体装置的形成方法，包括：蚀刻半导体鳍片，以形成第一凹槽；形成源极/漏极区域于第一凹槽中，其中形成源极/漏极区域的步骤包括：外延成长具有第一厚度的第一半导体材料于第一凹槽中，其中第一半导体材料为硅；外延成长具有第二厚度的第二半导体材料于第一半导体材料上，第二半导体材料包括硅锗；以及外延成长第三半导体材料于第二半导体材料上，第三半导体材料具有第三厚度，其中第三厚度对第一厚度的比例大于5，其中第三厚度对第二厚度的比例大于0.6，以及其中第三半导体材料具有从60到80原子％的锗浓度，第三半导体材料的锗浓度大于第二半导体材料的锗浓度。
在一实施例中，其中第一半导体材料包括掺杂硼的硅，其具有大于1x1020原子/cm3的硼浓度。
在一实施例中，其中第二半导体材料包括掺杂硼的硅锗，其具有20-60原子％的锗浓度。
在一实施例中，其中第一半导体材料与第二半导体材料在600℃-800℃的温度下外延成长，以及第三半导体材料在300℃-600℃的温度下外延成长。
在一实施例中，其中第一半导体材料在5torr-50torr的制程压力下外延成长，其中第二半导体材料在5torr-50torr的制程压力下外延成长，以及其中第三半导体在大于20torr的制程压力下外延成长。
在一实施例中，还包括：沉积层间介电层于第三半导体材料上；形成开口延伸穿过层间介电层到第三半导体材料中；以及形成源极/漏极接触件于开口中，源极/漏极接触件包括硅化物。
在一实施例中，还包括外延成长一第四半导体材料于第三半导体材料上，第四半导体材料包括锗浓度小于30原子％的硅锗，开口延伸穿过第四半导体材料，第四半导体材料具有第四厚度，其中第三厚度对第四厚度的比例大于2。
本发明实施例提供了一种半导体装置，包括：鳍片，从基板延伸；栅极堆叠，于鳍片上；源极/漏极区域，于邻近于栅极堆叠的鳍片中，源极/漏极区域包括：第一源极/漏极材料，具有小于5nm的厚度，其中第一源极/漏极材料为硅；第二源极/漏极材料，于第一源极/漏极材料上，第二源极/漏极材料具有20-60原子％的锗浓度且具有小于30nm的厚度；以及第三源极/漏极材料，于第二源极/漏极材料上，第三源极/漏极材料具有60-80原子％的锗浓度且具有大于20nm的厚度。
在一实施例中，其中源极/漏极区域延伸到鳍片中20nm-80nm的深度。
在一实施例中，还包括源极/漏极接触件，部分延伸到第三源极/漏极材料中。
在一实施例中，其中第三源极/漏极材料从鳍片的最顶表面下方延伸到鳍片的最顶表面上方，其中源极/漏极接触件于鳍片的最顶表面下方延伸小于20nm的距离。
在一实施例中，其中第一源极/漏极材料具有大于1x1020原子/cm3的硼掺质浓度，第二源极/漏极材料具有大于5x1020原子/cm3的硼掺质浓度，以及第三源极/漏极材料具有大于6x1020原子/cm3的硼掺质浓度。
在一实施例中，还包括第四源极/漏极材料于第三源极/漏极材料上，第四源极/漏极材料具有小于20原子％的锗浓度且具有小于10nm的厚度。
在一实施例中，其中第四源极/漏极材料具有小于1x1020原子/cm3的硼掺质浓度。
在一实施例中，还包括源极/漏极接触件延伸穿过第四源极/漏极材料且部分进入到第三源极/漏极材料中。
本发明实施例提供了一种半导体装置的形成方法，包括：蚀刻鳍片，以形成第一开口，鳍片从基板延伸；形成源极/漏极区域于第一开口中，其中形成源极/漏极区域的步骤包括：在5torr-50torr的压力下外延成长第一半导体材料于第一开口中，第一半导体材料具有大于1x1020原子/cm3的掺质离子浓度；在5torr-50torr的压力下外延成长第二半导体材料于第一半导体材料上，第二半导体材料具有大于5x1020原子/cm3的掺质离子浓度；以及在大于20torr的压力下外延成长第三半导体材料于第二半导体材料上，第三半导体材料具有大于6x1020原子/cm3的掺质离子浓度；形成层间介电质于源极/漏极区域上；通过蚀刻层间介电质形成第二开口，其暴露源极/漏极区域；形成源极/漏极接触件延伸穿过第二开口以接触源极/漏极区域。
在一实施例中，其中形成源极/漏极区域还包括外延成长第四半导体材料于第三半导体材料上，第四半导体材料具有小于1x1020原子/cm3的掺质离子浓度。
在一实施例中，其中形成第二开口还包括蚀刻穿过第四半导体材料以及蚀刻穿过部分的第三半导体材料。
在一实施例中，其中形成源极/漏极接触件的步骤包括形成硅化物材料于第二开口中以及沉积导电填充材料于硅化物材料上，硅化物材料物理接触第三半导体材料与第四半导体材料。
在一实施例中，其中第一半导体材料具有第一厚度，其中第二半导体材料具有第二厚度，其中第三半导体材料具有第三厚度，其中第四半导体材料具有第四厚度，其中第三厚度对第一厚度的比例大于5，其中第三厚度对第二厚度的比例大于0.6，以及其中第三厚度对第四厚度的比例大于2。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视后附的权利要求所界定为准。
1.一种半导体装置的形成方法，包括：
蚀刻一半导体鳍片，以形成一第一凹槽；
形成一源极/漏极区域于该第一凹槽中，其中形成该源极/漏极区域的步骤包括：
外延成长具有一第一厚度的一第一半导体材料于该第一凹槽中，其中该第一半导体材料为硅；
外延成长具有一第二厚度的一第二半导体材料于该第一半导体材料上，该第二半导体材料包括硅锗；以及
外延成长一第三半导体材料于该第二半导体材料上，该第三半导体材料具有一第三厚度，其中该第三厚度对该第一厚度的比例大于5，其中该第三厚度对该第二厚度的比例大于0.6，以及其中该第三半导体材料具有从60到80原子％的锗浓度，该第三半导体材料的锗浓度大于该第二半导体材料的锗浓度。
技术总结