本公开主张2018/11/30申请的美国临时申请案第62/773,823号及2019/1/18申请的美国正式申请案第16/251,858号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种电子元件及其制造方法，特别涉及一种具有无空隙通孔(void-freevias)的电子元件及其制造方法。
背景技术：
半导体集成电路(ic)产业快速地发展。在发展过程中，集成电路的功能密度增加，而几何尺寸减小。这种按照比例缩小的过程通常伴随生产效率的提高，和成本的降低。但是也增加了处理和制造集成电路的复杂性，并且为了实现这些进步，在集成电路的制造中也需要进行相关技术的开发。
例如，随着半导体产业到进入到纳米的工艺技术，而在制造和设计方面追求更高的元件密度、更高的性能和更低的成本，导致了多层元件的发展。多层元件可以包括多个层间介电层(interlayerdielectriclayer，ild)、一个或多个沉入层间介电层内的布线层、以及插入在两个布线层之间的一个或多个通孔。但是，随着持续比例的缩小，由于具有高纵横比的接触孔的阶梯覆盖较差，因此形成无空隙通孔变得更加困难。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
技术实现要素：
本公开提供一种电子元件，包括一多层部件、至少一个接触垫、一钝化层、一介电层以及一金属层。该接触垫设置在该多层部件的上方。该钝化层(保护层)覆盖该多层部件及该接触垫。该介电层设置在该钝化层的上方。该金属层穿透该介电层和该钝化层。该金属层连接到该接触垫，并且在与该接触垫的距离减小的位置离散地逐渐变细。
在一些实施例中，该金属层包括一第一插塞区段和一第二插塞区段；该第一插塞区段设置在该钝化层内并且接触该接触垫；该第二插塞区段设置在该介电层内并且连接到该第一插塞区段，以及该第一插塞区段的一第一宽度小于该第二插塞区段的一第二宽度。
在一些实施例中，该第一宽度在1.0和2.5微米(μm)的范围内，该第二宽度不小于5.0微米。
在一些实施例中，该金属层还包括一接垫区段，设置在该介电层的上方并且连接到该第二插塞区段。
在一些实施例中，该金属层是一共形(conformal)层。
在一些实施例中，该第一插塞区段、该第二插塞区段和该接垫区段是整体形成的。
在一些实施例中，该钝化层包括一底层和一覆盖层，该底层设置在该多层部件和该接触垫的上方，该覆盖层设置在该底层和该介电层之间。
在一些实施例中，该底层中的至少一个和该覆盖层具有一厚度，该厚度在0.8和1.0微米的范围内，并且该介电层具有另一厚度，该另一厚度在4.0和6.0微米的范围内。
在一些实施例中，该介电层的一侧壁和与该金属层交界的该覆盖层不连续。
在一些实施例中，与该金属层交界的该底层的一侧壁与该覆盖层的一侧壁连续。
本公开还提供一种电子元件的制造方法，包括：提供一多层部件；形成至少一个接触垫在该多层部件的上方；沉积一钝化层在该多层部件和该接触垫的上方；形成至少一个第一孔洞以在该钝化层内以暴露该接触垫；沉积一介电层在该钝化层的上方并且进入该第一孔洞；去除该介电层的一部分以露出该接触垫并且在该介电层内产生至少一个第二孔洞，其中该钝化层的一顶表面的一部分通过该第二孔洞暴露；以及沉积一金属层在该接触垫和该介电层的上方。
在一些实施例中，该第二孔洞与该第一孔洞连通。
在一些实施例中，该制造方法还包括共形地沉积一扩散阻挡层在该介电层的上方并且进入该第二孔洞和该第一孔洞。
在一些实施例中，该第一孔洞和该第二孔洞的孔径在与该接触垫的距离增加的位置逐渐增大。
在一些实施例中，该第一孔洞的孔径在1.0和2.5微米的范围内，该第二孔洞的孔径在8.0和10.0微米的范围内。
在一些实施例中，该钝化层的沉积包括步骤：沉积一底层以覆盖该多层部件；以及沉积一覆盖层在该底层的上方。
利用上述电子元件的配置，用以填充金属层的第一孔洞和第二孔洞构成的空间的纵横比离散地改变，因此改善了金属层的阶梯覆盖率。因此，避免了金属层的阶梯覆盖差的问题，并且确保了良好的欧姆接触。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是剖视图，例示本公开一些实施例一电子元件。
图2是流程图，例示本公开一些实施例的电子元件的制造方法。
图3至图20是剖视图，例示本公开一些实施例的电子元件的形成阶段。
符号说明
10电子元件
10a电子元件
110多层部件
120接触垫
130钝化层(保护层)
132底层
134覆盖层
140介电层
150金属层
152第一插塞区段
154第二插塞区段
156接垫区段
160扩散阻挡层
210毯覆式导电层
220遮罩层
230第一光刻胶层
232第一光刻胶图案
234第一开口
240第一孔洞
250第二光刻胶层
252第二光刻胶图案
254第二开口
260第二孔洞
300制造方法
302步骤
304步骤
306步骤
308步骤
310步骤
312步骤
314步骤
316步骤
318步骤
320步骤
322步骤
324步骤
325步骤
326步骤
328步骤
1322侧壁
1342顶表面
1402侧壁
1502侧壁
1504顶表面
1506底表面
a1第一孔径
a2第二孔径
ild1层间介电层
ild2层间介电层
ild3层间介电层
l长度
m1布线层
m2布线层
t厚度
t1第一厚度
t2第二厚度
v1通孔
v2通孔
v3通孔
w1第一宽度
w2第二宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域中技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是剖视图，例示本公开一些实施例的电子元件10。参照图1，在一些实施例中，电子元件10包括多层部件110、设置在多层部件110上方的一个或多个接触垫120、覆盖多层部件110和接触垫120的钝化层130、设置在钝化层130上方的介电层140，以及穿透介电层140和钝化层130并且连接到接触垫120的金属层150。在一些实施例中，金属层150的宽度离散地逐渐变细，使得金属层150的侧壁1502从金属层150的顶表面1504到与顶表面1504相对的底表面1506不连续，其中底表面1506与接触垫120接触。
在一些实施例中，当在平面图中观察时，接触垫120可以具有正方形状。在一些实施例中，接触垫120具有一最小尺寸l实质上等于10纳米。在一些实施例中，接触垫120由导电材料制成，例如铜、铜合金、铝或其组合。
在一些实施例中，钝化层130共形地设置在多层部件110和接触垫120的上方。在一些实施例中，钝化层130包括与多层部件110和接触垫120接触的底层132和覆盖底层132的覆盖层134。在一些实施例中，底层132具有第一厚度t1，上覆层134具有实质上等于或小于第一厚度t1的一第二厚度t2。在一些实施例中，第一厚度t1可以例如在0.5和1.5微米的范围内，例如约1.0微米。在一些实施例中，第二厚度t2为约0.8微米。在一些实施例中，底层132包括氧化物，覆盖层134包括氮化物。
在一些实施例中，介电层140是共形层。在一些实施例中，介电层140的厚度t大于第一厚度t1。在一些实施例中，厚度t可以是，例如，在4.0和6.0微米的范围内，例如约5.5微米。在一些实施例中，介电层140包括氮化物。
在一些实施例中，金属层150包括设置在钝化层130内一个或多个第一插塞区段152和设置在介电层140内并且分别连接到第一插塞区段152的一个或多个第二插塞区段154。在一些实施例中，第一插塞区段152分别与接触垫120接触。在一些实施例中，第一插塞区段152具有第一宽度w1(例如，顶部或最大宽度)，第二插塞区段154具有大于第一宽度w1的第二宽度w2。在一些实施例中，第一宽度w1和第二宽度在距接触垫120的距离增加的位置处逐渐增加。在一些实施例中，第一宽度w1可以例如在1.0和2.5微米的范围内，例如约2.4微米。在一些实施例中，第二宽度w2可以不小于5.0微米。在一些实施例中，第二宽度w2在8.0和10.0微米的范围内。
在一些实施例中，金属层150还包括设置在介电层140上方并且分别连接到第二插塞区段154的一个或多个接垫区段156。在一些实施例中，第一插塞区段152、第二插塞区段154和接垫区段156是整体形成的。在一些实施例中，金属层150是一共形(conformal)层。
图2是流程图，例示本公开一些实施例的电子元件10或10a的制造方法300。图3至图20是例示本公开的一些实施例的电子元件10或10a的制备方法300的各种制造阶段。图3至图20的各个的阶段可于图2的制造流程中示意性的说明。在后续说明中，图3至图20中所示的制造步骤对应参照图2中的制造步骤。
参照图3，根据图2中的步骤302，提供一多层部件110。在一些实施例中，多层部件110可以包括一主要组成1102，主要组成1102包括一个或多个特征元件，例如晶体管、电阻器、电容器、和二极管等。在一些实施例中，多层部件110还可以包括一互连结构，该互连结构包括布线层m1、m2和通孔v1、v2、v3的交替堆叠并且设置在主要组成1102的上方，以及一个或多个层间介电层ild1、ild2、ild3环绕布线层m1、m2和通孔v1、v2、v3。
接下来，根据图2中的步骤304，设置一毯覆式导电层210在多层部件110的上方。在一些实施例中，毯覆式导电层210可包括铝、铝合金、铜、铜合金、钛、钨、多晶硅或其组合。在一些实施例中，毯覆式导电层210可以通过多种技术形成，例如，物理气相沉积(pvd)、化学气相沉积(cvd)、溅镀等。
参照图3和图4，在一些实施例中，根据图2中的步骤306，毯覆式导电层210接下来通过蚀刻工艺图案化，产生一个或多个接触垫120。在一些实施例中，接触垫120通过包括以下步骤形成：(1)在毯覆式导电层210上提供遮罩层220，(2)执行黄光微影工艺以定义形成接触垫120所需的图案，(3)执行蚀刻工艺以去除毯覆式导电层210通过遮罩层220暴露的部分，以及(4)去除遮罩层220。
参照图5，在一些实施例中，根据图5中的步骤308，沉积底层132以覆盖多层部件110和接触垫120。在一些实施例中，底层132是实质上共形层。在一些实施例中，底层132可以包括二氧化硅(sio2)。在一些实施例中，例如使用化学气相沉积工艺或旋涂工艺形成底层132。
参照图6，在一些实施例中，根据图2中的步骤310，沉积一覆盖层134在底层132的上方。在一些实施例中，覆盖层134包括氮化硅(si3n4)。在一些实施例中，覆盖层134是实质上保形层。在一些实施例中，例如使用化学气相沉积工艺形成覆盖层134。
参照图7，在一些实施例中，根据图7中的步骤312，涂覆一第一光刻胶层230在覆盖层134的上方。在一些实施例中，第一光刻胶层230完全覆盖覆盖层134。然后图案化第一光刻胶层230以定义一个或多个区域，其中并随后蚀刻覆盖层134和底层132。在一些实施例中，第一光刻胶层230的图案化，通过包括以下步骤执行：(1)将第一光刻胶层230暴露于图案(未示出)，(2)执行后曝光后回曝工艺，以及(3)显影第一光刻胶层，因此形成具有一个或多个第一开口234的第一光刻胶图案232，如图8所示。在一些实施例中，随后蚀刻的覆盖层134的一部分通过第一开口234暴露。在一些实施例中，第一开口234直接在接触垫120的上方。
参照图9，在一些实施例中，根据图9中的步骤314，执行第一蚀刻工艺以蚀刻覆盖层134和底层132，因此产生一个或多个第一孔240。在一些实施例中，接触垫120的部分通过第一孔240暴露。在一些实施例中，第一蚀刻工艺包括湿法蚀刻工艺、干蚀刻工艺或其组合。
参照图10，在第一蚀刻工艺后，根据图2中的步骤316，去除第一光刻胶图案232。在一些实施例中，可以使用灰化工艺或湿法剥离工艺去除第一光刻胶图案232，其中湿法剥离工艺可以化学地改变第一光刻胶图案232，使不再粘附到覆盖层134。在一些实施例中，第一孔洞240具有第一孔径a1(例如，在或最大孔径处)，小于接触垫120的长度l。在一些实施例中，第一孔径a1例如在1.0和2.5微米的范围内。在一些实施例中，第一孔径a1在距离接触垫120的距离增加的位置处逐渐增加。
参照图11，在一些实施例中，根据图2中的步骤318，共形地沉积一介电层140在覆盖层134的上方并且进入第一孔洞240内。在一些实施例中，介电层140沿覆盖层134的顶表面1342延伸并且进入第一孔洞240。在一些实施例中，介电层140包括二氧化硅。在一些实施例中，例如使用化学气相沉积工艺形成介电层140。
参照图12和图13，在一些实施例中，根据图2中的步骤320，涂覆一第二光刻胶层250在介电层140的上方。在一些实施例中，第二光刻胶层250完全覆盖介电层140。然后图案化第二光刻胶图案250以定义随后将被蚀刻的介电层140的一个或多个区域。在一些实施例中，第二光刻胶层250的图案化，通过包括以下步骤执行：(1)将第二光刻胶层250暴露于图案(未示出)，(2)执行后曝光后回曝工艺，以及(3)显影第一光刻胶层，因此在接触垫的上方形成具有一个或多个第二开口254的第二光刻胶图案252。在一些实施例中，待随后蚀刻的介电层140的一部分通过第二开口254暴露。在一些实施例中，第一蚀刻工艺包括湿法蚀刻工艺、干蚀刻工艺或其组合。
参照图14，在一些实施例中，根据图2中的步骤322，执行第二蚀刻工艺以露出接触垫120。在一些实施例中，通过选择性地去除通过第二光刻胶图案252所暴露的介电层140的一部分来覆盖接触垫120；因此，重新打开第一孔洞240，并且形成穿透介电层140并且分别与第一孔洞240连通的一个或多个第二孔洞260。在一些实施例中，第二蚀刻工艺包括湿法蚀刻工艺、干蚀刻工艺或其组合。
参照图15，在第二蚀刻工艺后，根据图2中的步骤324，去除第二光刻胶图案252。在一些实施例中，可以使用灰化工艺或湿法剥离工艺去除第二光刻胶图案252，其中湿法剥离工艺可以化学地改变第一光刻胶图案252，使不再粘附到介电层140。在一些实施例中，第二孔洞260具有大于第一孔径a1的第二孔径a2。在一些实施例中，第二孔径a2在8.0和10.0微米的范围内。在一些实施例中，第二孔径a2在距接触垫120的距离增加的位置处逐渐增加。在一些实施例中，剩余的底层132具有侧壁1322，剩余的上覆层134具有与侧壁1322连续的侧壁1342，并且剩余的介电层140具有与侧壁1342不连续的侧壁1402。
参照图16，在一些实施例中，根据图2中的步骤326，共形地沉积一金属层150在介电层140的上方并且进入第一孔洞240和第二孔洞260内。在一些实施例中，金属层150物理地连接到接触垫120。在一些实施例中，金属层150包括铜或铝。在一些实施例中，使用物理气相沉积(pvd)工艺或溅镀工艺来形成金属层150。
在本公开的实施例中，填充金属层150的空间(或“接触孔洞”)是由具有第一孔径a1的第一孔洞240和具有第二孔径a2的第二孔洞260构成，其中第二孔径a2大于第一孔径a1。因此，避免了金属层150的阶梯覆盖差的问题，并且确保了良好的欧姆接触。
参照图17，在一些实施例中，根据图2中的步骤328，执行图案化工艺以定义金属层150上方的电路路线。因此，完全形成电子元件10。在一些实施例中，电路路线可以促进电子元件10和外部元件之间的电耦合。
图18至20示出了根据替代实施例的电子元件10a的形成。除非另有说明，否则这些实施例中的部件的材料和形成方法，与在图3到图17中实施例中相同部件的材料和形成方法基本相同，并用相同的附图标记表示。图18到图20中所示的相同部件的细节因此可以在图3到图17中所示的实施例的讨论中找到。
参照图18，在一些实施例中，电子元件10a还包括扩散阻挡层160，扩散阻挡层160设置在介电层140和金属层150之间的界面处、在覆盖层134和金属层150之间、在底层132和金属层之间150、以及接触垫120和金属层150之间。电子元件10a的形成过程类似于形成电子元件10的过程，除了形成电子元件10a是在形成第二孔洞260之后、重新打开第一孔洞240、并且在定义电路路线之前开始。例如，图19和图20示出了图18中所示的电子元件10a的形成的中间阶段的截面图。
参照图19，在一些实施例中，在形成第二孔洞260之后，根据图3中的步骤325，沉积一扩散阻挡层160在介电层140的上方并且沉积到第二孔洞260和第一孔洞240内。在一些实施例中，扩散阻挡层160与接触垫120接触。在一些实施例中，扩散阻挡层160是实质上共形层。在一些实施例中，扩散阻挡层160可以改善将在后续工艺期间形成的金属材料150与介电层140的粘附。在一些实施例中，难熔金属、难熔金属氮化物、难熔金属硅氮化物及其组合通常用于扩散阻挡层160。在一些实施例中，扩散阻挡层160可以包括钛(ti)、氮化钛(tin)、，钽(ta)、氮化钽(tan)、氮化钛硅(tisn)、氮化钽硅(tasin)等。在一些实施例中，例如，使用物理气相沉积工艺或原子层沉积工艺来形成扩散阻挡层160。
参照图20，在一些实施例中，根据图2中的步骤226，将金属层150沉积在扩散阻挡层160的上方。在一些实施例中，金属层150是实质上共形层。通过参考图16中所示的实施例，可以找到用于形成金属层150的工艺步骤和材料。接下来，如图18所示，在金属层150中形成电路布线，因此完全形成电子元件10a。
总的，根据电子元件10或10a的配置，由于金属层150离散地改变用于填充的由第一孔洞240和第二孔洞260构成的空间的纵横比，所以改善了金属层150的阶梯覆盖率。因此，避免了金属层150的阶梯覆盖差的问题，并且确保了良好的欧姆接触。
本公开提供一种电子元件。该电子元件包括：一多层部件、至少一个接触垫、一钝化层、一介电层以及一金属层。该接触垫设置在该多层部件的上方，该钝化层覆盖该多层部件和该接触垫，该介电层设置在该钝化层的上方。该金属层穿透该介电层和该钝化层并且连接到该接触垫，该金属层在与该接触垫的距离减小的位置离散地逐渐变细。
本公开提供一种电子元件的制造方法。该制造方法包括：步骤：提供一多层部件；形成至少一个接触垫在该多层部件的上方；沉积一钝化层在该多层部件和该接触垫的上方；形成至少一个第一孔洞以在该钝化层内以暴露该接触垫；沉积一介电层在该钝化层的上方并且进入该第一孔洞；去除该介电层的一部分以露出该接触垫并且在该介电层内产生至少一个第二孔洞，其中该钝化层的一顶表面的一部分通过该第二孔洞暴露；以及沉积一金属层在该接触垫和该介电层的上方。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。
1.一电子元件，包括：
一多层部件；
至少一个接触垫，设置在该多层部件的上方；
一钝化层，覆盖该多层部件及该接触垫；
一介电层，设置在该钝化层的上方；以及
一金属层，穿透该介电层和该钝化层并且连接到该接触垫，
其中该金属层在与该接触垫的距离减小的位置离散地逐渐变细。
2.如权利要求1所述的电子元件，其中该金属层包括：
一第一插塞区段，设置在该钝化层内并且接触该接触垫；以及
一第二插塞区段，设置在该介电层内并且连接到该第一插塞区段，
其中该第一插塞区段的一第一宽度小于该第二插塞区段的一第二宽度。
3.如权利要求2所述的电子元件，其中该第一宽度在1.0和2.5微米的范围内，该第二宽度不小于5.0微米。
4.如权利要求2所述的电子元件，其中该金属层还包括一接垫区段，设置在该介电层的上方并且连接到该第二插塞区段。
5.如权利要求4所述的电子元件，其中该金属层是一共形层。
6.如权利要求4所述的电子元件，其中该第一插塞区段、该第二插塞区段和该接垫区段是整体形成的。
7.如权利要求1所述的电子元件，其中该钝化层包括：
一底层，设置在该多层部件和该接触垫的上方；以及
一覆盖层，设置在该底层和该介电层之间。
8.如权利要求7所述的电子元件，其中该底层中的至少一个和该覆盖层具有一厚度，该厚度在0.8和1.0微米的范围内，并且该介电层具有另一厚度，该另一厚度在4.0和6.0微米的范围内。
9.如权利要求7所述的电子元件，其中该介电层的一侧壁和与该金属层交界的该覆盖层不连续。
10.如权利要求9所述的电子元件，其中与该金属层交界的该底层的一侧壁与该覆盖层的一侧壁连续。
11.一种电子元件的制造方法，包括：
提供一多层部件；
形成至少一个接触垫在该多层部件的上方；
沉积一钝化层在该多层部件和该接触垫的上方；
形成至少一个第一孔洞以在该钝化层内以暴露该接触垫；
沉积一介电层在该钝化层的上方并且进入该第一孔洞；
去除该介电层的一部分以露出该接触垫并且在该介电层内产生至少一个第二孔洞，其中该钝化层的一顶表面的一部分通过该第二孔洞暴露；以及
沉积一金属层在该接触垫和该介电层的上方。
12.如权利要求11所述的制造方法，其中该第二孔洞与该第一孔洞连通。
13.如权利要求11所述的制造方法，还包括共形地沉积一扩散阻挡层在该介电层的上方并且进入该第二孔洞和该第一孔洞。
14.如权利要求11所述的制造方法，其中该第一孔洞和该第二孔洞的孔径在与该接触垫的距离增加的位置逐渐增大。
15.如权利要求14所述的制造方法，其中该第一孔洞的孔径在1.0和2.5微米的范围内，该第二孔洞的孔径在8.0和10.0微米的范围内。
16.如权利要求11所述的制造方法，其中该钝化层的沉积包括：
沉积一底层以覆盖该多层部件；以及
沉积一覆盖层在该底层的上方。
技术总结