本揭示的一些实施例是有关于一种制造半导体元件的方法。
背景技术：
传统的平面薄膜元件以低功耗提供卓越的效能。为了增强元件的可控性并减小平面元件所占据的基板表面积，半导体行业已经发展进入追求更高的元件密度、更高效能和更低成本的纳米技术制程节点。纳米技术制程节点的关键技术之一是在通过沉积形成的一或多个层上执行平坦化制程，诸如化学机械研磨(cmp)。因此，期望改进化学机械研磨制程。
技术实现要素：
在一些实施例中，半导体元件的制造方法包括以下步骤。在基板上形成第一层间介电质层。在第一层间介电质层上形成化学机械研磨停止层。通过对化学机械研磨停止层与第一层间介电质层进行图案化来形成沟槽开口。通过在沟槽开口中形成第一导电层来形成下层第一制程标记。在下层第一制程标记上形成下部介电质层。在下部介质层上形成中间介电质层。在中间介电质层上形成上部介电质层。在上部介电质层、中间介电质层及下部介电质层上执行平坦化操作，以使中间介电质层的一部分保留在下层第一制程标记上方。通过移除中间介电层的剩余部分而通过下部介电层形成第二制程标记。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解
本揭示的一些实施例。需要强调的是，根据行业中的标准实践，各种特征未按比例绘制，并且仅用于说明目的。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸。
图1绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图2绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图3绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图4绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图5绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图6绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图7绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图8绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图9绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图10绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图11绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图12绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图13绘示根据本揭示的一些实施例的用于半导体元件的顺序制造操作的剖视图；
图14a和图14b绘示根据本揭示的一些实施例的对准标记；
图15a和图15b绘示根据本揭示的一些实施例的层叠量测(overlaymeasurement)标记。
【符号说明】
10...基板
15...电子元件
20...第一层间介电质(ild)层
30...第二层间介电质层
32...布线层
34...开口(孔)
36...沟槽开口
40...化学机械研磨(cmp)停止层
45...第一导电层
46...通孔接触
48...下层对准标记
50...堆叠层
51...第二导电层
53...记忆体层
55...第三导电层
58...硬遮罩层
62...下部介电质层
64...中间介电质层
66...上部介电质层
70...凹陷部分(对准标记)
80...第四导电层
90...光阻剂层
92...光阻剂图案
ca…电路区域
d1、d2、d3、d11、d12...深度
om0…层叠量测标记
om1、om2…层叠量测图案
sla…划线道区域
w11、w12…宽度
x、y、z…方向
y1-y1…线
θ1…角度
具体实施方式
应当理解，以下揭露内容提供了用于实施本揭示的一些实施方式的不同特征的许多不同实施例或实例。以下描述了部件和布置的特定实施例或实例以简化本揭示的一些实施例的内容。当然，该等仅仅是实例，而并且旨在为限制性的。例如，元件的尺寸不限于所揭示的范围或值，而是可取决于装置的处理条件和/或所需特性。此外，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以形成插置第一特征与第二特征的额外特征，使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘示各种特征。
此外，在此可以使用空间相对术语，诸如“下方”、“以下”、“下部”、“上方”、“上部”等来简化描述，以描述如图中所示的一个元件或特征与另一元件或特征的关系。除了图中所示的取向之外，空间相对术语意欲包括使用或操作中的装置/元件的不同取向。设备可以以其他方式取向(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对描述词。另外，术语“由...制成”可以表示“包含”或“由......组成”。在本揭示的一些实施例中，除非另有说明，否则用语“a、b和c中的一者”表示“a，b和/或c”(a、b、c、a和b、a和c、b和c，或a、b和c)，并不意味着来自a的一个要素，来自b的一个要素和来自c的一个要素。
在具有形貌的半导体元件(诸如，场效晶体管(fet)元件和记忆体元件)的制造过程中，进行表面平坦化以使不平坦的表面平坦化，从而最小化光微影操作期间的散焦影响。当通过使用光微影和蚀刻操作来图案化例如介电质层、半导体层和/或导电(例如，金属)层等层时，在该层上形成光阻剂层并使光阻剂层曝光于光化辐射(例如，深紫外光)，该光化辐射穿过具有电路图案的光遮罩或被该光遮罩反射。由于下层结构，待图案化的层可能具有不平坦的表面或形貌。在此类情况下，在光微影操作中的一个曝光过程中一个高度的最佳焦点不是其他高度的最佳焦点(例如，散焦)。随着要通过光微影操作图案化的电路图案变得更小，焦点公差(焦点余量)也变得更小。因此，通常需要使此类不平坦表面平坦化以通过诸如化学机械研磨(cmp)操作或回蚀操作等平坦化操作来减小不平坦度。在扁平或平坦化的表面上形成用于大多数精细电路图案的光阻剂图案。
在另一方面，表面形貌是某些图案所必需的。例如，用于将光遮罩与已经形成的电路图案对准的对准标记通常需要形貌。通过光微影设备的激光来读取对准标记，并且侦测反射的激光(对准信号)以确定对准标记的相对位置，随后通过光微影设备执行晶圆对准操作。当对准标记被一层覆盖并且该层的表面是平坦的时，对准信号变弱。特别地，若在对准标记上方形成光反射材料层(例如，金属层)，则侦测对准信号变得非常困难。
本揭示的一些实施例提供了解决平坦化操作和光微影操作中的上述问题的方法和结构。在本揭示的一些实施例中，不是有源电路的组成部分并且用于制造制程目的的对准标记、层叠量测标记或任何其他标记(图案)可以被称为制程标记。
图1至图12绘示根据本揭示的一些实施例的用于制造半导体元件的顺序过程。应当理解，对于该方法的其他实施例，可以在图1至图12所示的制程之前、期间和之后提供额外的操作，并且下面描述的一些操作可以被替换或者消除。操作/制程的顺序可以是可互换的。
在随后的制造操作中，对电路区域ca和周边区域(诸如划线道区域sla)进行处理，以形成电路图案(例如，通孔或通孔接触)，并使用对准标记来将光遮罩与已形成的电路图案对准。
如图1所示，在基板10上形成一个或多个第一层间介电质(ild)层20。基板10可包含单一结晶半导体材料，诸如但不限于硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、锑化铟(insb)、磷化镓(gap)、锑化镓(gasb)、砷化铟铝(alinas)、砷化铟镓(ingaas)、磷化锑镓(gasbp)、锑化镓砷(gaassb)和磷化铟(inp)。在该实施例中，基板10由si制成。基板10可在其表面区域中包括一个或多个缓冲层(未图示)。缓冲层可以用来将晶格常数从基板的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可以由磊晶生长的单一结晶半导体材料形成，所述单一结晶半导体材料为诸如但不限于硅(si)、锗(ge)、锡锗(gesn)、硅锗(sige)、砷化镓(gaas)、锑化铟(insb)、磷化镓(gap)、锑化镓(gasb)、砷化铟铝(alinas)、砷化铟镓(ingaas)、磷化锑镓(gasbp)、锑化镓砷(gaassb)、氮化镓(gan)、磷化镓(gap)，以及磷化铟(inp)。在特定实施例中，基板10包括在硅基板10上磊晶生长的硅锗缓冲层。硅锗缓冲层的锗浓度可以从最底部缓冲层的约30原子百分比(atomic％)的锗增大到最顶部缓冲层的约70原子百分比的锗。在本揭示的一些实施例中，基板10包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
在一些实施例中，在基板10上形成一个或多个电子元件15。电子元件15包括晶体管，诸如场效晶体管(fet)、鳍式fet、环绕式栅极fet、电容器，或任何其他电子元件。
如图1所示，第一层间介电质(ild)层20覆盖电子元件15。用于第一层间介电质层20的介电材料或绝缘材料包括氧化硅、氮化硅、氧氮化硅(sion)、碳氮化硅(sicn)、碳氮氧化硅(sicon)、碳氧化硅(sioc)、氟掺杂的硅酸盐玻璃(fsg)，或低介电常数介电材料。通过低压化学气相沉积(lpcvd)、电浆化学气相沉积、可流动化学气相沉积或任何其他合适的膜形成方法来形成第一层间介电质层20。在一些实施例中，第一层间介电质层20包括多个层间介电质层，并且该多个层间介电质层中的一些包括金属布线和通孔接触。
在一些实施例中，在第一层间介电质层20上形成第二层间介电质层30。第二层间介电质层30的材料与第一层间介电质层20的材料相同或相似。在一些实施例中，在第二层间介电质层30中的电路区域ca中设置一个或多个金属布线层32。在一些实施例中，布线层32由铜(cu)、钨(w)、铝(al)、铝铜(alcu)、钛(ti)、钽(ta)或其合金制成。在一些实施例中，布线层32经由一个或多个下部布线层和通孔接触而耦合到在基板10上形成的电子元件15，例如晶体管的栅极或源极/漏极。在一些实施例中，在形成第二层间介电质层30之后，执行诸如化学机械研磨操作或回蚀操作等平坦化操作。
在图2至图12中，省略了基板10、电子元件15以及第一层间介电质层20。
如图2所示，在一些实施例中，在第二层间介电质层30上沉积化学机械研磨(cmp)停止层40。化学机械研磨停止层40包含富硅氧化物、碳化硅，或任何其他合适的材料。化学机械研磨停止层40可以通过化学气相沉积、原子层沉积(ald)或任何其他合适的膜形成方法来形成。化学机械研磨停止层40的厚度在一些实施例中在约20纳米(nm)至约100纳米的范围内，并且在其他实施例中在约40纳米至约80纳米的范围内。
随后，如图3所示，通过使用一个或多个光微影操作来图案化化学机械研磨停止层40和第二层间介电质层30。光微影操作包括深紫外(duv)光微影操作或极紫外(euv)光微影操作。在某些实施例中，代替光微影操作或作为光微影操作的补充，使用电子束光微影。在电路区域ca中，形成多个孔或开口34，并且在划线道区域sla中，形成一个或多个沟槽开口36。在一些实施例中，沟槽开口36对应于要在一个或多个后续光微影操作中使用的对准标记。在一些实施例中，沟槽开口36在平面图中具有矩形或正方形形状，尺寸(宽度和/或长度)在约0.1微米(μm)至10微米的范围内。在一些实施例中，在沟槽开口36的中心处并且从化学机械研磨停止层40的上表面量测的沟槽开口36的深度d1在约10纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。在电路区域ca中，金属布线层32布置在开口34的底部处。
如图4所示，在电路区域ca和划线道区域sla中形成第一导电层45。第一导电层45包括一或多层的铜、铝、钛、钨、镍、钴、钽及其合金，在一些实施例中为氮化钛(tin)和氮化钽(tan)。在某些实施例中，第一导电层45是氮化钛(tin)层。
第一导电层45可以通过化学气相沉积(cvd)、包括溅射在内的物理气相沉积(pvd)、电镀、原子层沉积(ald)或任何其他合适的膜形成方法来形成。在一些实施例中，第一导电层45的厚度在约20纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。如图4所示，在一些实施例中，第一导电层45共形地形成并且不完全填充沟槽开口36。因此，在一些实施例中，如图4所示，第一导电层45具有有底部部分和侧壁部分的凹陷部分。在电路区域ca中，由于开口520的小尺寸(例如，直径)，开口34被第一导电层45完全填充。
随后，在第一导电层45上执行一个或多个平坦化操作。在一些实施例中，在第一导电层45上执行化学机械研磨操作以移除设置在化学机械研磨停止层40上的第一导电层45的一部分。
图5绘示化学机械研磨操作的结果。化学机械研磨操作实质上在化学机械研磨停止层40上停止。在一些实施例中，轻微蚀刻化学机械研磨停止层40并侦测化学机械研磨停止层40的蚀刻，随后回应于侦测到化学机械研磨停止层40的蚀刻而停止化学机械研磨操作。在其他实施例中，通过例如光学量测来侦测化学机械研磨停止层40曝光，并且回应于侦测到化学机械研磨停止层40的曝光而停止化学机械研磨操作。
作为化学机械研磨操作的结果，在电路区域ca中形成通孔接触46，并在划线道区域sla中形成下层对准标记48，如图5所示。在一些实施例中，在下层对准标记48的中心处从化学机械研磨停止层40的上表面量测的下层对准标记48的深度d2在约20纳米至约80纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。
在本揭示的一些实施例中，在电路区域ca中形成存记忆体单元结构。在一些实施例中，记忆体单元结构包括交叉点记忆体单元，该交叉点记忆体单元包含设置在字线与位元线之间以及在字线与位元线的交叉点处的记忆体材料。
在一些实施例中，如图6所示，在图5所示的结构上形成用于记忆体单元结构的堆叠层50。在一些实施例中，堆叠层50包括用于字线的第二导电层51，记忆体层53和第三导电层55。在一些实施例中，第二导电层51由铜(cu)、钨(w)、铝(al)、铝铜(alcu)、钛(ti)、钽(ta)或其合金制成。在某些实施例中，第二导电层51由w制成。
在一些实施例中，记忆体层53包含记忆体材料层和选择器材料层。在一些实施例中，记忆体材料层包含相变材料、电阻变化材料、铁电材料或磁性材料。
在一些实施例中，记忆体材料层包含非化学计量的(例如，缺氧的)金属氧化物，诸如铪氧化物(hfox)、钛氧化物(tiox)、钽氧化物(taox)、锆氧化物(zrox)、钨氧化物(wox)、铝氧化物(alox)、铌氧化物(nbox)、铁氧化物(feox)、锗氧化物(geox)或钆氧化物(gdox)，或金属氧化物，诸如氧化镍(nio)、氧化铈(ceo)、氧化锆(zro)和氧化铜(cuo)。在其他实施例中，记忆体材料层包含二元相变材料，诸如锗锑(gesb)、铟锑(insb)、铟硒(inse)、锑碲(sbte)、锗碲(gete)，及/或镓锑(gasb)；三元体系，诸如锗锑碲(gesbte)、铟锑碲(insbte)、镓硒碲(gasete)、锡锑碲(snsbte)、铟锑锗(insbge)，及/或镓锑碲(gasbte)；或四元体系，诸如锗锡锑碲(gesnsbte)、锗锑硒碲(gesbsete)、硫化碲锗锑(tegesbs)、氧化锗锑碲(gesbteo)，及/或氮化锗锑碲(gesbten)。在某些实施例中，相变材料是具有或不具有氮掺杂的锗锑碲(ge-sb-te)合金(例如，ge2sb2te5)及/或氧化硅。在其他实施例中，记忆体材料层包含铁电材料，诸如pb3ge5o11(pgo)、锆钛酸铅(pzt)、srbi2ta2o9(sbt或sbto)、srb4o7(sbo)、srabibtacnbdox(sbtn)、srtio3(sto)、batio3(bto)、(bixlay)ti3o12(blt)、lanio3(lno)、ymno3、二氧化锆(zro2)、硅酸锆、zralsio、二氧化铪(hfo2)、二氧化锆铪(hfzro2)、硅酸铪、氧化铝铪(hfalo)、氧化铝镧(laalo)、氧化镧、硅掺杂的二氧化铪(hfsiox)，五氧化二钽(ta2o5)。在一些实施例中，pbzr0.5ti0.5o3或hf0.5zr0.5o2用作铁电层。在一些实施例中，不使用选择器材料层。例如，铁电ram(fram)不利用选择器材料层。
在一些实施例中，记忆体材料层的厚度在约2纳米至约10纳米的范围内，并且在其他实施例中在约3纳米至约5纳米的范围内。记忆体材料层可以通过ald、cvd、或其他合适的制程来形成。
在一些实施例中，选择器材料层包含选自由以下项组成的组的一种或多种材料：掺杂有选自由氮(n)、磷(p)、硫(s)、硅(si)和碲(te)组成的组的一种或多种的锗硒(gese)；掺杂有选自由氮(n)、磷(p)、硫(s)、硅(si)和碲(te)组成的组的一种或多种的砷锗硒(asgese)；以及掺杂有选自由硒组成的组的一种或多种的砷锗硒硅(asgesesi)。在其他实施例中，选择器材料层由包括硅氧化物(siox)、钛氧化物(tiox)、铝氧化物(alox)、钨氧化物(wox)、氧氮化钛(tixnyoz)、铪氧化物(hfox)、钽氧化物(taox)、铌氧化物(nbox)等或其合适的组合的材料制成，其中x、y和z是非化学计量值。在某些实施例中，选择器材料层240是硫族化物，或包含锗(ge)、锑(sb)、硫(s)和碲(te)中的一种或多种的固体电解质材料。选择器材料层的厚度在一些实施例中在约5纳米至约20纳米的范围内，并且在其他实施例中在约10纳米至约14纳米的范围内。选择器材料层可以通过原子层沉积(ald)、化学气相沉积(cvd)、或其他合适的制程来形成。在一些实施例中，在第二导电层51上形成记忆体材料层，并在记忆体材料层上形成选择器材料层。在其他实施例中，在第二导电层51上形成选择器材料层，并在选择器材料层上形成记忆体材料层。
在一些实施例中，第三导电层55包含tin。在一些实施例中，第三导电层55的厚度在约2纳米至约20纳米的范围内，并且在其他实施例中在约5纳米至约10纳米的范围内。第三导电层55可通过原子层沉积(ald)、化学气相沉积(cvd)或其他合适的制程来形成。
此外，如图6所示，在第三导电层55上形成硬遮罩层58。在一些实施例中，硬遮罩层58用作用于图案化堆叠层50的硬遮罩层。在一些实施例中，硬遮罩层58包含基于氮化硅的材料，诸如氮化硅或氮氧化硅(sion)。硬遮罩层58的厚度在一些实施例中在约20纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约70纳米的范围内。硬遮罩层58可通过原子层沉积(ald)、化学气相沉积(cvd)或其他合适的制程来形成。如图6所示，在一些实施例中，在划线道区域sla中，堆叠层50和硬遮罩层58实质上沿着凹陷的下层对准标记48共形地形成。
接下来，通过使用一个或多个光微影和蚀刻操作来对硬遮罩层58进行图案化，随后将堆叠层50图案化成记忆体结构，如图7所示。在一些实施例中，图案化的记忆体结构在y方向上延伸，从而形成在上面具有记忆体层的字线。在一些实施例中，在划线道区域sla中，将堆叠层50完全移除，使得下层对准标记48被暴露。在其他实施例中，至少一层堆叠层50保留在下层对准标记48上。
在形成记忆体结构之后，顺序地形成下部介电质层62、中间介电质层64和上部介电质层66，如图8所示。在一些实施例中，下部介电质层62和上部介电质层66由基于氧化硅的材料制成，诸如氧化硅或碳氧化硅(sion)，而中间介电质层64由基于氮化硅的材料制成，诸如氮化硅或氮氧化硅(sion)。中间介电质层64可以是对氧化硅具有高选择性的其他材料。在一些实施例中，中间介电质层64由与电路区域ca中的硬遮罩层58相同的材料制成。在某些实施例中，下部介电质层62和上部介电质层66由氧化硅制成，而中间介电质层64由氮化硅制成。
在一些实施例中，下部介电质层62的厚度为使得，在除了记忆体结构和下层对准标记48之外的平坦部分处的下部介电质层62的上表面与从化学机械研磨停止层40的表面至第三导电层55的上表面具有实质上相等的高度。高度差在一些实施例中在小于5纳米的范围内，并且在其他实施例中在小于约3纳米的范围内。
在一些实施例中，中间介电质层64在图案化之后实质上等于硬遮罩层58的厚度。中间介电质层64的厚度在一些实施例中在约20纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约70纳米的范围内。在一些实施例中，调节中间介电质层64的厚度和/或下部介电质层62的厚度，使得除了记忆体结构和下层对准标记48之外的平坦部分处的中间介电质层64的上表面与从化学机械研磨停止层40的表面至硬遮罩层58的上表面具有实质上相等的高度。高度差在一些实施例中在小于5纳米的范围内，并且在其他实施例中在小于约3纳米的范围内。
在一些实施例中，上部介电质层66的厚度在一些实施例中在约40纳米至约200纳米的范围内，并且在其他实施例中在约50纳米至约150纳米的范围内。
如图8所示，由于由下层对准标记48引起的形貌，中间介电质层64和下部介电质层62具有在下层对准标记48上方的凹陷部分。
随后，在堆叠的介电质层62、64和66上执行一个或多个平坦化操作。在一些实施例中，执行化学机械研磨操作。图9绘示化学机械研磨操作的结果。在一些实施例中，控制化学机械研磨操作在电路区域ca中的硬遮罩层58和中间介电质层64上停止。当硬遮罩层58和中间介电质层64由例如氮化硅等相同材料制成时，化学机械研磨操作在硬遮罩层58和中间介电质层64处停止。如图9所示，由于由下层对准标记48引起的形貌，上部介电质层66的一部分保留在中间介电质层的在下层对准标记48上方的凹陷部分中。由于中间介电质层64的上表面在除了记忆体结构和下层对准标记48之外的平坦部分(围绕下层对准标记48的部分)处与从化学机械研磨停止层40的表面至硬遮罩层58的上表面具有实质上相等的高度，因此化学机械研磨操作在实质上相同的高度处停止。
在化学机械研磨操作之后，执行使用电浆干法蚀刻的回蚀操作以移除硬遮罩层58、剩余的上部介电质层66以及中间介电质层64的一部分，如图10所示。如图10所示，当中间介电质层64的最低部分低于第三导电层的上表面时，中间介电质层64的一部分保留在下部介电质层62的在下层对准标记48上方的凹陷部分处。
随后，通过适当的蚀刻操作来移除剩余的中间介电质层64。当中间介电质层64由氮化硅制成时，可以通过热h3po4溶液来选择性地移除中间介电质层64。在移除剩余的中间介电质层64之后，获得由下部介电质层62形成的凹陷部分70作为对准标记。当下部介电质层62均匀地形成在已经通过形成通孔接触46的操作同时形成的下层对准标记48上时，对准标记70具有与下层对准标记48相同的位置(例如，相同的中心位置)。因此，对准标记70具有与下层对准标记48相同的相对于通孔46的相对位置，并且对准标记70可用作后续光微影操作的对准标记以使光遮罩上的电路图案与通孔46对准。
图12绘示此类结构，在该结构中第四导电层80形成在图11所示的结构上。在一些实施例中，第四导电层80用于记忆体元件的位线。在一些实施例中，第四导电层80由铜(cu)、钨(w)、铝(al)、铝铜(alcu)、钛(ti)、钽(ta)或其合金制成。在某些实施例中，第四导电层80由w制成。第四导电层80的厚度在一些实施例中在约40纳米至约150纳米的范围内，并且在其他实施例中在约50纳米至约100纳米的范围内。在一些实施例中，从第四导电层80的上表面到对准标记70上方的底部部分的中心的深度d3(台阶高度)在一些实施例中在约20纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。
在形成第四导电层80之后，在第四导电层80上形成光阻剂层90，如图13所示。随后，将涂覆有光阻剂的基板负载到光微影设备中，并执行使用对准激光的对准操作。对准操作侦测对准标记70或在第四导电层80中形成的与对准标记70的台阶相对应的边缘或台阶。
钨或其他金属层对光微影设备的对准系统的对准激光具有高反射率。因此，对准激光可能不到达下层对准标记48。根据本揭示的一些实施例，由于在第四导电层80中在对准标记70上方存在足够多的台阶，因此对准信号(反射光)强到足以被侦测到。
图14a绘示对准标记70的平面图，并且图14b绘示在一些实施例中对准标记70的放大剖视图。在一些实施例中，对准标记70包括线和间隔图案的组。线和间隔图案在x方向上延伸并布置在y方向上，如图14a所示。每个组的整体形状是矩形，并且多个“矩形”布置在x方向上，如图14a所示。图14b绘示一种线图案的与图14a的线y1-y1对应的剖视图。在一些实施例中，由下部介电质层62形成的对准标记70具有u形横截面，该u形横截面具有底部部分和侧面部分。类似地，由第一导电层45形成的下层对准标记48具有u形横截面，该u形横截面具有底部部分和侧壁部分。
在一些实施例中，宽度w11，特别是对准标记的最小尺寸，取决于光微影设备的对准系统。在一些实施例中，对准标记70的宽度w11在约0.1微米至1.0微米的范围内，并且在其他实施例中在约0.2微米至0.5微米的范围内。
在一些实施例中，从下部介电质层62的上表面到对准标记70的底部部分的中心的深度d11在约20纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。当深度d11(台阶高度)在该等范围内时，即使在形成反射金属层(第四导电层80)之后，也可以获得足够的对准信号。在一些实施例中，下部介电质层62的上表面与对准标记的侧壁之间的角度θ1在约50度至约90度的范围内，并且在其他实施例中在约60度至80度的范围内。
在一些实施例中，下层对准标记48的宽度w12(作为沟槽开口的尺寸)等于或大于w11 2×(第二导电层51、记忆体层53和第三导电层55的总厚度)。下层对准标记48的宽度w12在一些实施例中在约0.2微米至1.5微米的范围内，并且在其他实施例中在约0.4微米至1.0微米的范围内。在一些实施例中，在中心处从化学机械研磨停止层40的上表面量测的下层对准标记48的深度d12在约10纳米至约100纳米的范围内，并且在其他实施例中在约30纳米至约50纳米的范围内。
在前述实施例中，电路区域ca包括记忆体元件。然而，电路区域ca不一定必须包括记忆体元件，而是可以包括用于逻辑电路的金属布线。
图15a是根据本揭示的一些实施例的层叠量测图案的平面图，并且图15b是根据本揭示的一些实施例的层叠量测图案的剖视图。在以下实施例中可以采用与关于图1至图14b所说明的材料、配置、尺寸、制程和/或操作相同或相似的材料、配置、尺寸、制程和/或操作，并且该等材料、配置、尺寸、制程和/或操作的详细说明可以省略。
前述技术不仅可以应用于对准标记，而且亦可以应用于层叠量测标记。在一些实施例中，下部层叠量测标记om1由下部介电质层62的凹陷部分形成，并且上部层叠量测标记om2由第四导电层80上的光阻剂图案92形成。下部层叠量测标记om1在由第一导电层45形成的下部层叠量测标记om0上方形成并与该下部层叠量测标记om0对准。通过量测下部层叠量测图案om1和上部层叠量测图案om2的边缘，获得下部层叠量测图案om1与上部层叠量测图案om2之间的相对距离作为层叠误差。由于下部重叠量测图案om1具有如上所述的足够台阶高度，因此来自下部重叠量测图案om1的信号是强的和/或包括较少的噪声。因此，更精确的层叠量测是可能的。
在本揭示的一些实施例中，在层间介电质层上方的反射金属层中获得了具有足够台阶(边缘)高度的对准标记。因此，可以获得更强的对准信号，并且因此可以提高对准精度。此外，当半导体制造操作包括形成氧化物-氮化物-氧化物堆叠层(例如，层62、64和66)时，获得了具有足够的台阶(边缘)高度的对准标记，而无需额外的光微影操作。
应当理解，并非所有优点都必须在本揭示的一些实施例中论述，所有实施例或实例都不需要特别的优点，并且其他实施例或实例可以提供不同的优点。
根据本揭示的一实施例，制造半导体元件的方法包括以下步骤。在基板上形成第一层间介电质(ild)层。在该第一层间介电质层上形成化学机械研磨停止层。通过对化学机械研磨停止层和第一层间介电质层进行图案化来形成沟槽开口。通过在沟槽开口中形成第一导电层来形成下层第一制程标记。在下层第一制程标记上形成下部介电质层。在下部介质层上形成中间介电质层。在中间介电质层上形成上部介电质层。在上部介电质层、中间介电质层和下部介电质层上执行平坦化操作，以使中间介电质层的一部分保留在下层第一制程标记上方。通过移除该中间介电质层的该剩余部分而通过下部介电质层形成第二制程标记。
在前述和以下实施例中的一个或多个中，第二制程标记包括对准标记和层叠量测标记中的至少一个。
在前述和以下实施例中的一个或多个中，下部介电质层和上部介电质层包含氧化硅，并且中间介电质层包含氮化硅。
在前述和以下实施例中的一个或多个中，第二制程标记是对准标记，并且制造半导体的方法包括以下步骤。在对准标记上形成第二导电层。在第二导电层上形成光阻剂层。侦测对准标记或由第二导电层在对准标记的边缘上方形成的边缘或台阶，以执行光微影操作。
在前述和以下实施例中的一个或多个中，第二导电层包含钨。
在前述和以下实施例中的一个或多个中，第二制程标记的台阶高度在20纳米至100纳米的范围内。
在前述和以下实施例中的一个或多个中，平坦化操作包括化学机械研磨操作之后是回蚀操作。
在前述和以下实施例中的一个或多个中，执行化学机械研磨操作，使得上部介电质层的一部分保留在下层第一制程标记上方，并且中间介电质层的围绕下层第一制程标记的部分的上表面被暴露。
在前述和以下实施例中的一个或多个中，化学机械研磨停止层包含富硅氧化物和碳化硅中的至少一种。
根据本揭示的另一实施例，制造半导体元件的方法包括以下步骤。在基板上形成第一层间介电质(ild)层。在第一层间介电质层上形成化学机械研磨(cmp)停止层。通过对化学机械研磨停止层和第一层间介电质层进行图案化，而在周边区域中形成沟槽开口并在电路区域中形成通孔开口。通过分别在沟槽开口及通孔开口中形成第一导电层而在周边区域中形成下层第一制程标记，并在电路区域中形成通孔接触。在通孔接触上形成记忆体结构。在下层第一制程标记及记忆体结构上形成下部介电质层。在下部介电质层上形成中间介电质层。在中间介电质层上形成上部介电质层。对上部介电质层、中间介电质层及下部介电质层执行平坦化操作，以使中间介电质层的一部分保留在下层第一制程标记及第二制程标记上。通过移除中间介电质层的剩余部分而通过下部介电质层来形成第二制程标记。
在前述和以下实施例中的一个或多个中，平坦化操作包括化学机械研磨操作之后是回蚀操作。
在前述和以下实施例中的一个或多个中，记忆体结构包括记忆体堆叠和设置在该记忆体堆叠层上的硬遮罩层，并且当硬遮罩层被暴露时，化学机械研磨操作停止。
在前述和以下实施例中的一个或多个中，下部介电质层和中间介电质层具有的厚度使得除了下层第一制程标记之外，周边区域中的中间介电质层的上表面实质上等于硬遮罩层的上表面。
在前述和以下实施例中的一个或多个中，记忆体堆叠包括下部导电层，在该下部导电层上的记忆体层和在该记忆体层上的上部导电层，并且执行回蚀操作，以使得上部导电层被暴露，并且中间介电质层的部分保留在下层第一制程标记上方。
在前述和以下实施例中的一个或多个中，第二制程标记包括对准标记，并且半导体元件的制造方法包括以下步骤。在对准标记和暴露的上部导电层上形成第二导电层。在第二导电层上形成光阻剂层。侦测对准标记或由第二导电层在对准标记的边缘上方形成的边缘或台阶，以执行光微影操作。
在前述和以下实施例中的一个或多个中，台阶高度在20纳米至100纳米的范围内。
在前述和以下实施例中的一个或多个中，记忆体层包含相变材料层和电阻变化材料层中的至少一者。
在前述和以下实施例中的一个或多个中，下部介电质层具有的厚度使得中间介电质层的在下层第一制程标记上方的底表面低于上部导电层的上表面。
在前述和以下实施例中的一个或多个中，下部介电层和上部介电层包含氧化硅，并且中间介电层包含氮化硅。
根据本揭示的另一实施例，一种半导体元件包括金属布线层、通孔接触、记忆体结构、下层对准标记、第一层间介电质(ild)层、第二层间介电质层及对准标记。金属布线层嵌入在基板上方的第一层间介电质层中。通孔接触由金属层形成并设置在金属布线层上。记忆体结构在通孔接触上。下层对准标记由设置在于第一层间介电质层中形成的沟槽中的金属层形成。第二层间介电质层在第一层间介电质层与下层对准标记上方。对准标记形成在第二层间介电质层的在下层对准标记上方的表面处并具有台阶。
先前概述了若干实施例或实例的特征，使得本领域技艺人士可以更好地理解本揭示的一些实施例的各态样。本领域技艺人士应当理解，他们可以容易地使用本揭示的一些实施例作为设计或修改其他制程和结构的基础，以实现与本揭示的一些实施例所介绍相同的目的及/或实现与本揭示的一些实施例所介绍的实施例相同的优点。本领域技艺人士亦应当认识到，此类等同构造不脱离本揭示的一些实施例的精神和范围，并且在不脱离本揭示的一些实施例的精神和范围的情况下，他们可以在本揭示的一些实施例中进行各种改变、替换和变更。
1.一种制造半导体元件的方法，其特征在于，包含：
在一基板上形成一第一层间介电质层；
在该第一层间介电质层上形成一化学机械研磨停止层；
通过对该化学机械研磨停止层和该第一层间介电质层进行图案化来形成一沟槽开口；
通过在该沟槽开口中形成一第一导电层来形成一下层第一制程标记；
在该下层第一制程标记上形成一下部介电质层；
在该下部介电质层上形成一中间介电质层；
在该中间介电质层上形成一上部介电质层；
在该上部介电质层、该中间介电质层和该下部介电质层上执行一平坦化操作，以使该中间介电质层的一部分保留在该下层第一制程标记上方；以及
通过移除该中间介电质层的该剩余部分而通过该下部介电质层形成一第二制程标记。
技术总结