本公开实施例涉及半导体制造技术，特别涉及包含高密度金属-绝缘体-金属电容器的半导体装置及其制造方法。
背景技术：
金属-绝缘体-金属(metal-insulator-metal，mim)电容器已广泛用于功能电路，例如混合信号电路(mixedsignalcircuits)、模拟电路(analogcircuits)、射频(radiofrequency，rf)电路、动态随机存取存储器(dynamicrandomaccessmemories，dram)、嵌入式(embedded)动态随机存取存储器和逻辑运算电路。在系统单芯片(system-on-chip)应用中，必须将用于不同功能电路的不同电容器整合于同一芯片上以达到不同目的。举例来说，在混合信号电路中，电容器作为去耦(decoupling)电容器和高频噪声滤波器。对于动态随机存取存储器和嵌入式动态随机存取存储器电路，电容器用于存储器存储；而对于射频电路，电容器在振荡器(oscillators)和相移网络(phase-shiftnetworks)中用于耦合及/或旁路(bypassing)的目的。对于微处理器，电容器用于去耦合。将这些电容器组合于同一芯片上的传统方法是在不同的金属层中制造这些电容器。
去耦电容器用于使电子网络的一些部分与其他部分去耦合。由特定电路元件引起的噪声经由去耦电容器被分流，借此降低产生噪声的电路元件对相邻电路的影响。此外，去耦电容器也用于电源供应中，使得电源供应可以适应电流消耗的变化，借此使电源供应电压的变化降至最低。当装置中的电流消耗改变时，电源供应本身无法立即对此改变起反应。因此，去耦电容器可以作为蓄电装置，以对电流消耗起反应而维持电源供应电压。
由于持续提升各种电子部件(例如晶体管、二极管、电阻器、电容器等)的集成密度，半导体产业经历了快速成长。在多数情况下，集成密度的提升来自于最小部件尺寸的持续缩减(例如将半导体工艺节点(node)降低至次20纳米(sub-20nm)节点)，其允许将更多组件整合至特定区域中。近来对小型化、更高速度和更大频宽(bandwidth)以及更低功耗和延迟(latency)的需求增长，对半导体晶粒(dies)中电子组件的缩减和更具创意的设计技术的需求随之增长。
技术实现要素：
根据一些实施例提供半导体装置的制造方法。此方法包含：在半导体基底上方沉积第一介电材料的基础层；在基础层中蚀刻出一系列凹槽；在一系列凹槽的每个凹槽中沉积一系列导电层和介电层以形成电容器；形成第一接触插塞穿过一系列导电层中的第一导电层并接触第一导线，第一导线位于基础层和半导体基底之间；以及形成第二接触插塞穿过一系列导电层中的第二导电层且穿过一系列导电层中的第三导电层并接触第二导线，第二导线位于基础层和半导体基底之间。
根据另一些实施例提供半导体装置的制造方法。此方法包含：在半导体装置的多条导线上方的介电膜层中形成三板电容器，所述三板电容器包含由绝缘层隔开的一系列波状金属板；蚀刻出第一接触开口穿过介电膜层并穿过三板电容器的中间板，以暴露出多条导线中的第一导线的接触区；蚀刻出第二接触开口穿过介电膜层、穿过三板电容器的顶板并穿过三板电容器的底板，以暴露出多条导线中的第二导线的接触区；以及在介电膜层上方沉积导电填充材料，使得导电填充材料填充第一接触开口并物理接触中间板和第一导线的接触区中的每一个，并使得导电填充材料填充第二接触开口并物理接触顶板、底板和第二导线的接触区中的每一个。
根据又另一些实施例提供半导体装置。此半导体装置包含：电容器，所述电容器包含由半导体基底上方的介电层隔开的三个波状金属板；第一金属导孔将三个波状金属板的中间板电耦合至第一金属导体，所述第一金属导体位于第一金属导孔和半导体基底之间；以及第二金属导孔将三个波状金属板的顶板和底板电耦合至第二金属导体，所述第二金属导体位于第二金属导孔和半导体基底之间。
附图说明
通过以下的详细描述配合说明书附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1至图5a根据一些实施例示出在半导体晶粒中形成电容器的过程的中间阶段的剖面示意图。
图5b是示出三维金属-绝缘体-金属超高密度(3d-mim-shd)电容器500的3d沟槽凹陷深度与电容增益(gain)之间的相关性的图形。
图6a根据一些实施例示出形成于图5a所示的中间阶段的装置晶粒中的电容器的一部分的透视示意图。
图6b根据一些实施例以分解图示出顶电极层503的表示，顶电极层503设置在形成于图5a所示的中间阶段的装置晶粒中的电容器的第二电容器绝缘层401上方并嵌于其轮廓内。
图7根据一些实施例示出接触插塞的形成过程的中间阶段的剖面示意图，接触插塞穿过形成于图5a所示的中间阶段的半导体晶粒中的电容器。
附图标记说明：
101～基底；
102～主动装置；
103～层间介电层；
105～金属间介电层；
107～金属化层；
109～导线；
111～介电材料；
113～钝化层；
115～扩散阻障层；
117～硬遮罩层；
119～基础介电层；
121～凹槽；
123～波状区；
125～平坦区；
203～底电极层；
301～第一电容器绝缘层；
303～中间电极层；
401～第二电容器绝缘层；
500～电容器；
503～顶电极层；
521～插塞部分；
600～部分；
601～第一系列沟槽；
603～第二系列沟槽；
653～导电构件；
655～导电十字构件；
663～绝缘构件；
665～绝缘十字构件；
669～方向箭头；
701～盖介电层；
703～整合装置层；
705～插塞扩散阻障层；
707～导电插塞；
709～第一钝化层；
711～第二钝化层；
713～整合接触层；
721～接触开口；
d1、d2～深度；
h3～总高度；
hz1～第一高度；
hz2～第二高度；
l1、l2、l3～总长度；
ly～长度；
o1～第一偏移量；
o2～第二偏移量；
o3～第三偏移量；
o4～第四偏移量；
p1～节距；
px1、py1～第一节距；
px2、py2～第二节距；
th1、th2、th3、th4、th5、th6、th7、th8、th9、th10、th11、th12、th13、th14、th15、th16、th17、th18、th19～厚度；
w1、w3、w5、w7、w9、w13～第一宽度；
w2、w4、w6、w8、w10、w12～第二宽度；
w11～第三宽度；
wx～宽度；
θ1、θ2、θ3、θ4～角度。
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用于限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本公开实施例在不同范例中可重复使用参考数字及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，本文可能使用空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
根据一些例示性实施例提供一种包含电容器的半导体晶粒/晶圆及其制造方法。示出形成电容器的中间阶段。讨论实施例的变化。在所有各种示意图和说明性实施例中，相似的参考标号用于指定相似的元件。
本公开实施例公开三维金属-绝缘体-金属超高密度(3-dimensionalmetal-insulator-metalsuperhighdensity，3d-mim-shd)电容器和半导体装置的制造方法。一种方法包含在半导体基底上方沉积第一介电材料的基础层，以及在基础层中蚀刻出一系列凹槽。一旦将一系列凹槽蚀刻至基础层中，就可以在此系列凹槽中沉积一系列导电层和介电层，以形成由介电层隔开的三维波状(corrugated)导电层堆叠。可以形成第一接触插塞穿过波状堆叠的中间导电层，并且可以形成第二接触插塞穿过波状堆叠的顶部导电层和底部导电层。接触插塞将导电层电耦合至半导体基底的一或多个主动装置。
图1至图5根据本公开实施例中的一些实施例示出在半导体晶粒中形成电容器的过程的中间阶段的剖面示意图。现在参照图1，示出形成半导体装置的过程的中间阶段的剖面示意图，半导体装置具有基底101、在基底101上的主动装置102、在主动层上方的层间介电(interlayerdielectric，ild)层103以及在层间介电层103上方的金属化层107。基底101可以是实质上导电或半导电的，其电阻小于103欧姆-米，并且可以包含掺杂或未掺杂的块体(bulk)硅、或绝缘体上覆硅(silicon-on-insulator，soi)基底的主动层。通常而言，绝缘体上覆硅基底包含一层半导体材料层，例如硅、锗、硅锗、绝缘体上覆硅、绝缘体上覆硅锗(silicongermaniumoninsulator，sgoi)或前述的组合。可以使用的其他基底包含多层基底、梯度变化的基底或混合取向基底。此外，在工艺的这一点上，基底101可以是半导体晶圆的一部分，其中半导体晶圆将在后续步骤中单片化(singulated)。在一实施例中，半导体基底101的厚度th1为约700微米(μm)至约800μm，例如约775μm。然而，基底101可以使用任何合适的厚度。
主动装置102在图1中表示为单个晶体管。然而，如发明所属技术领域中技术人员将理解的，可以使用各式各样的主动装置来产生半导体装置设计的期望结构和功能要求，例如鳍式场效晶体管、电容器、电阻器、电感器。可以使用任何合适的方法在基底101的表面上或内形成主动装置102。
层间介电层103可以包含例如硼磷硅酸盐玻璃(boronphosphoroussilicateglas，bpsg)的材料，但可以使用任何合适的介电质。层间介电层103的形成可以使用例如等离子体增强化学气相沉积的工艺，但是可以替代地使用其他工艺，例如低压化学气相沉积。根据一些实施例，层间介电层103的厚度th2可以形成为约2000埃
根据一些实施例，金属间介电(inter-metaldielectric，imd)层105可以形成于层间介电层103上方并与其接触。金属间介电层105可以由介电材料形成，例如碳化硅(sic)、氮化硅(sin)、氮氧化硅(sion)、氮碳化硅(sicn)或类似的材料。根据一实施例，金属间介电层105的厚度th3可以形成为约
在基底101、主动装置102、层间介电层103、金属间介电层105(如果使用)上方形成金属化层107，并且金属化层107被设计为连接各种主动装置102以形成功能电路。金属化层107包含形成于介电材料111的交替层中的多个导电结构，介电材料111将介电材料111的交替层的相邻层的导电结构的一部分彼此分开。金属化层107的介电材料111可以包含导电导孔(vias)及/或间隙，其允许形成于金属化层107的介电材料111的交替层的相邻层中的导电结构的接触区穿过金属化层107的介电材料111彼此电耦合。
金属化层107的形成可以经由任何合适的工艺(例如沉积、镶嵌(damascene)、双镶嵌等)。在一实施例中，可以存在两个金属化层107，其中金属化层107由层间介电层103与基底101隔开，但金属化层107的精确数量取决于半导体装置的设计。
根据一实施例，金属化层107的介电材料111的交替层可以包含一或多种材料，例如未掺杂的硅酸盐玻璃(undopedsilicateglass，usg)，但可以使用任何合适的介电质。第一金属层(又称为金属化层)107的形成可以使用化学气相沉积(chemicalvapordepositioncvd)工艺，例如等离子体增强化学气相沉积(plasmaenhancedcvd，pecvd)。但也可以使用其他工艺，例如低压化学气相沉积(lowpressurecvd，lpcvd)、高密度等离子体化学气相沉积(highdensityplasmacvd，hdp-cvd)或次大气压化学气相沉积(sub-atmosphericpressurecvd，sacvd)。第一金属层107的厚度th4可以形成为约
根据一些实施例，钝化层113可以形成于金属化层107中的一或多个上方并接触金属化层107。钝化层113可以由碳化硅、氮化硅、氮氧化硅、氮碳化硅或类似的材料形成。钝化层113的形成通过沉积相对于金属化层107的上覆介电层(又称为介电材料)111具有高蚀刻选择性的材料，因此钝化层113可用于停止上覆介电层111的蚀刻。根据一实施例，钝化层113可以包含氮化硅，并且钝化层113的厚度th5可以形成为约
钝化层113将相邻的金属化层107的导电结构的一部分彼此隔开。钝化层113可以包含导电导孔及/或间隙，其允许相邻的金属化层107的接触区穿过钝化层113彼此电耦合。在一实施例中，可以存在两个金属化层107，其由钝化层113彼此隔开以及由层间介电层103与基底101隔开，但金属化层107的精确数量取决于半导体装置的设计。
根据一些实施例，金属化层107的顶层包含由介电层111围绕的多条导线109。在一实施例中，导线109包含形成于介电层111中的导电材料，例如铜(cu)或其他合适的导体，介电层111可以是任何合适的介电质，例如低介电常数(low-k)介电材料。可以先在金属化层107的剩余部分上方形成顶层的介电层111，然后可以使用例如镶嵌或双镶嵌工艺在介电层111中形成导线109，但可以使用任何合适的工艺或材料。
根据一些实施例，导线109包含扩散阻障层115。在用于在介电层111中形成导线109的例如镶嵌或双镶嵌工艺期间，在介电层111中形成扩散阻障层115。举例来说，在镶嵌工艺期间，在介电层111中形成沟槽以达到要在沟槽中形成的导电部件的期望深度和形状。如此一来，通过在介电层111中形成的沟槽的轮廓来将介电层111的表面轮廓化。一旦形成开口，在介电层111的轮廓表面上方沉积扩散阻障材料并与介电层111的轮廓表面相符。在一些实施例中，扩散阻障层115的材料可以包含钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或类似的材料，且扩散阻障层115的厚度th6可以形成为约
一旦已沉积扩散阻障层115，就在扩散阻障层115上方沉积导电填充材料(例如铜)，并且在一些实施例中，可以沉积导电填充材料使得沟槽的剩余部分被过填充至高于介电层111的平坦表面的高度。一旦沉积，可以进行平坦化工艺(例如化学机械研磨(chemicalmechanicalpolishing，cmp))以移除延伸至介电层111的平坦表面上方的导电填充材料的多余部分以及扩散阻障层115的多余部分。如此一来，在金属化层107的顶层的介电层111中形成包含扩散阻障层115的导线109，如图1所示。扩散阻障层115具有防止导线109的导电材料(例如铜)扩散至介电层111中的功能。在一些实施例中，导线109的厚度th7可以形成为约
可以在金属化层107的顶层上方形成硬遮罩层117作为介电材料的毯覆(blanket)层，借此将导线109与任何随后形成的膜层隔离。硬遮罩层117的沉积可以使用等离子体增强化学气相沉积、低压化学气相沉积、原子层沉积(atomiclayerdeposition，ald)或类似的工艺。然而，硬遮罩层117的形成可以使用任何合适的材料、任何合适的厚度和任何合适的方法。根据一些实施例，硬遮罩层117形成为氮化硅的介电层，具有约
图1进一步示出基础介电层119的形成和图案化。在一实施例中，基础介电层119可以形成为等离子体增强氧化未掺杂硅玻璃(plasmaenhancedoxideundopedsiliconglass，peox-usg)，具有约
基础介电层119的图案化可以使用任何合适的光刻工艺，以将基础介电层119的上表面内的多个凹槽121图案化。一旦进行图案化，基础介电层119的上表面的包含多个凹槽121的区域在此可以被称为装置层的波状区123，而基础介电层119的上表面的其他区域在此可以被称为装置层的平坦区125。在一实施例中，可以沉积光刻胶层并将光刻胶层图案化以露出要移除的基础介电层119的区域，以在波状区123中形成多个凹槽121。基础介电层119的露出区域经历蚀刻工艺(例如使用包含四氟甲烷(tetrafluormethane，cf4)的第一工艺气体进行等离子体增强蚀刻)以移除基础介电层119的一部分。在基础介电层119的蚀刻期间，可以消耗光刻胶层的全部、一些或不消耗，并且可以例如通过灰化(ashing)工艺移除任何剩余的光刻胶材料。然而，光刻胶可以利用任何合适的材料、任何合适的沉积以及任何合适的移除工艺，并且多个凹槽121的形成可以利用任何合适的蚀刻工艺。
在一实施例中，在基础介电层119的上表面中形成一系列的五个凹槽121，借此界定基础介电层119的波状区123。一系列的五个凹槽121以节距(pitch)p1的相同的距离间隔开。然而，可以在基础介电层119中形成任何合适数量的凹槽121，并且凹槽121之间的间距可以使用任何合适的节距p1。虽然在提供的范例中，凹槽121规则地间隔开且凹槽121之间具有相同节距，但应理解的是，凹槽121可以不规则地间隔开且凹槽121之间具有不同节距，并且这些所有组合都适用于在此公开的实施例。
根据一实施例，一系列凹槽121形成为具有相同节距pl、具有相同深度dl、具有以相同角度θ1倾斜的侧壁、具有相同的第一宽度wl且具有相同的第二宽度w2。在一实施例中，节距p1可以为约1μm至约2μm，深度d1可以为约
参照图2，底电极层203最初形成为基础介电层119上方的毯覆金属层，使得毯覆金属层与基础介电层119的平坦表面相符并与基础介电层119的波状表面相符，波状表面包含凹槽121的侧壁和底表面。如此一来，底电极层203形成为包含设置于基础介电层119的平坦表面上方的平坦区域，并且形成为包含设置于基础介电层119的波状表面上方的波状区。
根据一些实施例，底电极层203的沉积通过包含化学气相沉积和原子层沉积中的一种的技术。然而，底电极层203的形成可以使用任何合适的技术。根据一些实施例，底电极层203由例如氮化钛的金属氮化物形成，并且形成为具有约
根据一实施例，底电极层203的波状部分的凹槽121形成为具有相同角度θ2的倾斜侧壁，形成为具有相同的第一宽度w3且形成为具有相同的第二宽度w4。在一实施例中，侧壁的角度θ2可以为约60°至约70°，例如约60.46°，第一宽度w3可以为约0.26μm至约0.38μm，且第二宽度w4可以为约0μm至约0.14μm。然而，底电极层203的波状部分的凹槽121可以利用任何合适的角度θ2以及任何合适的宽度w3和w4。
在一些实施例中，可以在毯覆金属层的形成之后进行蚀刻工艺以移除底电极层203的不想要的部分。举例来说，可以沉积光刻胶层作为毯覆金属层上方的毯覆层。一旦沉积，就可以将光刻胶层图案化以露出要移除的毯覆金属层的一部分(例如在基础介电层119的平坦区125中)。毯覆金属层的露出部分的移除通过合适的蚀刻工艺(举例来说，在一些实施例中，使用包含氢氟酸(hf)的第二工艺气体的湿式或干式蚀刻)。然而，底电极层203的不想要的部分的移除可以使用任何合适的蚀刻工艺，并且可以使用任何合适的蚀刻剂。取决于用于移除毯覆金属层的露出部分的蚀刻工艺，在蚀刻期间，可以消耗光刻胶层的全部、一些或不消耗。可以例如通过灰化工艺从底电极层203的剩余部分移除光刻胶层的任何剩余材料。然而，光刻胶层的剩余材料的移除可以使用任何合适的工艺。
在一些实施例中，可以将底电极层203蚀刻为具有约10μm至约250μm的总长度l1。然而，底电极层203可以使用任何合适的长度。
参照图3，此图示出在底电极层203上方沉积第一电容器绝缘层301。可以通过一或多个沉积工艺将第一电容器绝缘层301沉积为高介电常数介电层，沉积工艺例如原子层沉积、化学气相沉积、物理气相沉积(physicalvapordeposition，pvd)、前述的组合或类似的工艺。第一电容器绝缘层301形成为底电极层203上方的毯覆绝缘层(例如介电膜层)，使得毯覆绝缘层与基础介电层119的平坦表面相符并且与基础介电层119的波状表面相符，波状表面包含底电极层203的凹槽121的侧壁和底部表面的底电极层203。如此一来，第一电容器绝缘层301形成为包含设置于基础介电层119的平坦表面上的平坦区，并且形成为包含设置于底电极层203的波状表面上方的波状区。
在一些实施例中，第一电容器绝缘层301形成为堆叠介电层的复合层。举例来说，第一电容器绝缘层301可以形成为zro2/al2o3/zro2(zaz)的层状堆叠，其包含第一氧化锆(zro2)层、在第一氧化锆层上方的氧化铝(al2o3)层以及在氧化铝层上方的第二氧化锆层。zaz的优点是具有低的等效氧化物厚度，因此所得到的电容器的电容值高。根据本公开实施例的其他实施例，第一电容器绝缘层301形成为例如氧化锆(zro2)的均质介电材料的单层。此外，第一电容器绝缘层301的厚度th11可以形成为约
图3进一步示出在第一电容器绝缘层301上方形成中间电极层303。可以使用上述关于底电极层203的沉积工艺将中间电极层303沉积为第一电容器绝缘层301上方的毯覆金属层。可以使用与形成底电极层203相同的沉积工艺来沉积中间电极层303，或者可以使用不同的沉积工艺来沉积中间电极层303。如此一来，中间电极层303形成为包含设置于第一电容器绝缘层301的平坦表面上方的平坦区，并且形成为包含设置于第一电容器绝缘层301的波状表面上方的波状区。中间电极层303可以由与底电极层203相同的材料(例如氮化钛)形成，或者可以由与底电极层203不同的材料形成。在一些实施例中，中间电极层303的厚度th12可以形成为约
一旦沉积，就可以使用上述关于底电极层203的蚀刻工艺来蚀刻中间电极层303的毯覆金属层，以移除第一电容器绝缘层301上方的毯覆金属层的一或多个部分。可以使用与用于蚀刻底电极层203相同的蚀刻技术来蚀刻中间电极层303，或者可以使用不同的蚀刻技术来蚀刻中间电极层303。在一些实施例中，可以将中间电极层303蚀刻为具有约10μm至约250μm的总长度l2。然而，中间电极层303可以使用任何合适的长度。
此外，根据一些实施例，可以蚀刻中间电极层303，使得中间电极层303的第一端与底电极层203的第一端偏移第一偏移量o1。可以蚀刻中间电极层303，使得中间电极层303的第二端从底电极层203的第二端与底电极层203的第二端偏移第二偏移量o2。根据一些实施例，中间电极层303的第一端覆盖多条导线109的第一导线，且底电极层203的第二端覆盖多条导线109的第二导线。在一些实施例中，第一偏移量o1可以为约0.1μm至约0.2μm，且第二偏移量o2可以为约0.1μm至约0.2μm。然而，中间电极层303的第一偏移量o1和第二偏移量o2可以使用任何偏移量。
根据一实施例，中间电极层303的波状部分的凹槽121形成为具有相同角度θ3的倾斜侧壁、具有相同的第一宽度w5和相同的第二宽度w6。在一个实施例中，中间电极层303的侧壁的角度θ3可以为约60°至约70°，例如约60.46°，中间电极层303的第一宽度w5可以为约0.14μm至约0.26μm，且中间电极层303的第二宽度w6可以为约0μm至约0.02μm。然而，中间电极层303的波状部分的凹槽121可以利用任何合适的角度θ3以及任何合适的宽度w5和w6。
参照图4，此图示出在中间电极层303上方沉积第二电容器绝缘层401。可以使用上述关于第一电容器绝缘层301的一或多个沉积工艺来沉积第二电容器绝缘层401为高介电常数介电层。如此一来，第二电容器绝缘层401形成为包含设置于第一绝缘层301的平坦表面上方的平坦区，并且形成为包含设置于波状表面上方的波状区。第二电容器绝缘层401的沉积可以使用与沉积第一电容器绝缘层301相同的材料和相同的工艺。然而，用于沉积第二电容器绝缘层401的材料和工艺可以与用于沉积第一电容器绝缘材料301的材料和工艺不同。
在一些实施例中，第二电容器绝缘层401形成为堆叠介电层(例如zaz)的复合层。根据本公开实施例的其他实施例，第二电容器绝缘层401形成为均质介电材料(例如zro2)的单层。此外，第二电容器绝缘层401的厚度th13可以形成为约
图5a示出在第二电容器绝缘层401上方形成顶电极层503。可以使用上述关于底电极层203和关于中间电极层303的沉积工艺将顶电极层503沉积为第二电容器绝缘层401上方的毯覆金属层。可以使用与形成底电极层203或中间电极层303相同的沉积工艺来沉积顶电极层503，或可以使用不同的沉积工艺来沉积顶电极层503。如此一来，顶电极层503形成为包含设置于第二电容器绝缘层401的平坦表面上方的平坦区，并且形成为包含设置于第二电容器绝缘层401的波状表面上方的波状区。顶电极层503可以由与底电极层203或中间电极层303相同的材料形成(例如氮化钛)，或者可以由不同的材料形成。然而，顶电极层503可以使用任何合适的材料。
根据一些实施例，可以使用导电填充材料来形成顶电极层503。如此一来，可以将导电填充材料沉积于第二电容器绝缘层401上方，以填充第二电容器绝缘层401的波状部分中的凹槽121，借此形成顶电极层503的插塞部分521，如图5a所示。用于形成顶电极层503的导电填充材料可以是与底电极层203或中间电极层303相同的材料(例如氮化钛)，或者可以由不同的材料形成。然而，顶电极层503的导电填充材料可以使用任何合适的材料都。
导电填充材料可以被过填充至第二电容器绝缘层401的平坦表面上方的高度。一旦沉积，就可以进行平坦化工艺(例如化学机械研磨)以从顶电极层503的表面移除导电填充材料的多余部分。如此一来，顶电极层503的平坦表面可以减少至厚度th14，并且可以减少至插塞部分521中的第二深度d2。在一些实施例中，顶电极层503的平坦区的厚度th14可以为约
一旦沉积，就可以使用上述关于底电极层203和中间电极层303的蚀刻工艺来蚀刻顶电极层503的毯覆金属层，以移除第二电容器绝缘层401上方的毯覆金属层的一或多个部分。可以使用与用于蚀刻底电极层203或中间电极层303相同的蚀刻技术来蚀刻顶电极层503，或者可以使用不同的蚀刻技术来蚀刻顶电极层503。在一些实施例中，可以将顶电极层503蚀刻为具有约10μm至约250μm的总长度l3。然而，顶电极层503可以使用任何合适的长度。
此外，根据一些实施例，可以蚀刻顶电极层503，使得顶电极层503的第一端从中间电极层303的第一端偏移第三偏移量o3。可以蚀刻顶电极层503，使得顶电极层503的第二端从中间电极层303的第二端偏移第四偏移量o4。根据一些实施例，中间电极层303的第一端覆盖多条导线109的第一导线，且顶电极层503的第二端覆盖多条导线109的第二导线。在一些实施例中，第三偏移量o3可以为约0.1μm至约0.2μm，且第四偏移量o4可以为约0.1μm至约0.2μm。然而，顶电极层503的第三偏移量o3和第四偏移量o4可以使用任何偏移量。
根据一实施例，填充第二电容器绝缘层401的波状部分的凹槽121的顶电极层503的插塞部分521形成为具有相同角度θ4的倾斜侧壁，具有相同的第一宽度w7且具有相同的第二宽度w8。在一实施例中，插塞部分521的侧壁的角度θ4可以为约60°至约70°，例如约60.46°，中间电极层303的第一宽度w5可以为约0.14μm至0.26nm，例如约0.5μm，且中间电极层303的第二宽度w6可以为约0μm至约0.5μm，例如约0.02μm。然而，顶电极层503的插塞部分521可以使用任何合适的角度θ4以及任何合适的宽度w7和w8。相较于平面电极层，顶电极层503的插塞部分521具有较多导电材料，其提供较低电阻，因而提供3d-mim-shd电容器(又可称为电容器)500较大的电容以及提升的芯片速度。
如图5a所示，底电极层203、中间电极层303和顶电极层503堆叠排列，第一电容器绝缘层301和第二电容器绝缘层401将中间电极层303与底电极层203和顶电极层503中的每一个隔开。由绝缘层隔开的电极层的堆叠排列在多条导线109的第一和第二导线上形成金属-绝缘体-金属超高密度(3d-mim-shd)电容器500(例如3d三板电容器)。由绝缘层隔开的电极层的堆叠排列的倾斜侧壁的角度为约60°至约70°，例如对bpc氮化钛轮廓锥度为约60.46°。相较于非锥形轮廓，bpc锥度可以改善mpc/tpc角效应(cornereffect)效能。
图5b是示出3d-mim-shd电容器500的3d沟槽凹陷深度与电容增益之间的相关性的图形。由电容器绝缘层(301、401)隔开的电极层(203、303、503)的波状轮廓(例如波状金属板)以较小覆盖面积(footprint)提供3d-mim-shd电容器500较大表面积。相较于以平面电极具有相同尺寸的三板电容器，基于包含3d沟槽凹陷深度的3d-mim-shd电容器500的尺寸，可以达到约10％至约36％的电容增益。如此一来，3d-mim-shd电容器500的电容增益可以与3d沟槽凹陷深度相关。
举例来说，具有3d沟槽结构的3d-mim-shd，其沟槽宽度为0.5μm，沟槽之间的间隔为0.5μm(即沟槽节距为1μm)，且覆盖面积(例如总宽度×长度的面积)为250μm×250μm，3d沟槽凹陷深度为
图5a进一步示出以虚线轮廓强调显示3d-mim-shd电容器500的部分600。以下将参照后图更详细地讨论部分600。
参照图6a，此图示出3d-mim-shd电容器500的部分600的透视示意图。具体而言，图6a示出部分600，包含由绝缘层(301、401)隔开的电极层(203、303、503的堆叠排列)形成于基础介电层119的第一系列沟槽601中并形成于基础介电层119的第二系列沟槽603中。第一系列沟槽601在x轴方向上分布，并形成为中心线在y轴方向上延伸。第二系列沟槽603在y轴方向上分布，并形成为中心线在x轴方向上延伸。如此一来，由形成于第一系列沟槽601中以及形成于第二系列沟槽603中的由绝缘层(301、401)隔开的电极层(203、303、503)的堆叠排列在基础介电层119中形成光栅(grating)型沟槽结构。
虽然图6a示出包含三个沟槽的第一系列沟槽601和包含三个沟槽的第二系列沟槽603，但应理解的是，第一系列沟槽601和第二系列沟槽603可以包含任何合适的沟槽数量。在一些实施例中，第一系列沟槽601中的沟槽数量可以与第二系列沟槽603中的沟槽数量相同。然而，在其他实施例中，第二系列沟槽603中的沟槽数量可以与第一系列沟槽601中的沟槽数量不同。举例来说，在一实施例中，可以形成图5a所示的电容器500，使得第一系列沟槽601包含四个沟槽，且第二系列沟槽603包含三个沟槽。根据一些实施例，电容器500可以形成为第一系列沟槽601包含约3个沟槽至约4个沟槽，例如约4个沟槽，并且可以形成为第二系列沟槽603包含约3个沟槽至约4个沟槽，例如约4个沟槽。然而，可以在第一系列沟槽601中形成任何合适数量的沟槽，并且可以在第二系列沟槽603中形成任何合适数量的沟槽。
在一些实施例中，在第一系列沟槽601中形成电极层的堆叠分布，以具有在z轴方向上延伸的第一高度hz1，其为约
在一些实施例中，在第二系列沟槽603中形成电极层的堆叠分布，以具有在z轴的方向上延伸的第二高度hz2，其为约
根据一些实施例，在第二系列沟槽603中形成电极层的堆叠分布，以在第二系列沟槽603的一些相邻沟槽的中心线之间具有第一节距py1，并且在第二系列沟槽603的中心线之间具有第二节距py2。在一些实施例中，第二系列沟槽603的其他相邻沟槽的中心线之间的第二节距py1可以不同于第二系列沟槽603的其他相邻沟槽的中心线之间的第一节距py1；然而，在其他实施例中，第二系列沟槽603的所有相邻沟槽之间的节距可以相同(例如py1)。在一些实施例中，第二系列沟槽603的一些相邻沟槽的中心线之间的第一节距py1为约1μm至约2μm，第二系列沟槽603的其他相邻沟槽的中心线之间的第二节距py2为约1μm至约2μm。然而，第二系列沟槽603的一些相邻沟槽的中心线之间的第一节距py1以及第二系列沟槽603的其他相邻沟槽的中心线之间的第二节距py2可以使用任何合适的节距。
图6a进一步示出图5a中强调显示的3d-mim-shd电容器的部分600，部分600形成为在x轴方向上延伸的宽度wx，并且形成为在y轴方向上延伸的长度ly。根据一些实施例，图5a所示的3d-mim-shd电容器500结构可以形成为在x轴方向延伸的总宽度wx为约10μm至约250μm，并且可以形成为在y轴方向上延伸的总长度ly为约10μm至约250μm。
图6b根据一些实施例以分解图示出顶电极层503，顶电极层503设置于图5a所示的3d-mim-shd电容器结构的部分600的第二电容器绝缘层401上方。根据一些实施例，顶电极层503的波状轮廓在图6b中示出为与多个导电十字构件655整体形成的多个导电构件653。第二电容器绝缘层401的波状轮廓在图6b中示出为与多个绝缘十字构件665整体形成的多个绝缘构件663。图6b进一步示出指示顶电极层503的导电构件653的部分的方向箭头669，根据一些实施例，当在第二电容器绝缘层401上方沉积顶电极层503时，此部分嵌于第二电容器绝缘层401的多个绝缘构件663的相邻构件的凹槽中。
转到图7，此图示出在图5a的3d-mim-shd电容器500上方形成整合接触层713。图7根据一些实施例示出整合接触层713的接触插塞的形成，其连接至3d-mim-shd电容器500并且连接至顶部金属化层107的多条导线109的第一和第二导线。
在3d-mim-shd电容器500和第二电容器绝缘层401的露出上表面上方形成盖介电层701。根据一些实施例，在3d-mim-shd电容器500上方形成盖介电层701作为等离子体增强氧化未掺杂硅玻璃(peox-usg)，其厚度th15为约
图7进一步示出在整合装置层703上方形成接触层(又称为整合接触层)713。根据一个实施例，进行一或多个光刻工艺(例如镶嵌或双镶嵌工艺)以产生导孔开口，其穿过装置层703和硬遮罩层117，以暴露出顶部金属化层107中的多条导线109的导线的上表面的接触区。然而，导孔开口的形成可以使用任何数量和任何合适的光刻工艺。
根据一实施例，形成穿过装置层(又称为整合装置层)703和硬遮罩层117的第一导孔开口，以暴露出多条导线109的第一导线的表面处的接触区。形成穿过装置层703的第一开口，使得第一导孔形成为穿过第二电容器绝缘层401、穿过中间电极层303以及穿过第一电容器绝缘层301。
根据一实施例，形成穿过装置层703和硬遮罩层117的第二导孔，以暴露出多条导线109的第二导线的表面处的接触区。形成穿过装置层703的第二导孔，使得第二导孔形成为穿过顶电极层503、穿过第二电容器绝缘层401、穿过第一电容器绝缘层301以及穿过底电极层203。
根据一实施例，形成穿过装置层703和硬遮罩层117的第三导孔，以暴露出多条导线109中的第三导线的表面处的接触区。形成穿过装置层703的第三导孔，使得第三导孔形成为穿过第二电容器绝缘层401和穿过第一电容器绝缘层301，但是不穿过3d-mim-shd电容器500的导电层。
一旦已形成多个导孔开口，则在装置层703上方形成插塞扩散阻障层705，其与盖介电层701的平坦表面相符并且与导孔开口的侧壁相符并且与多条导线109中的一或多条导线的暴露出的接触区相符。在一些实施例中，插塞扩散阻障层705由一或多层导电材料形成，例如钛、氮化钛、钽、氮化钽或类似的材料。在一些实施例中，插塞扩散阻障层705由通过化学气相沉积技术沉积的氮化钽的薄层形成。根据一些实施例，插塞扩散阻障层705的厚度th16可以形成为约
一旦形成多个导孔开口，就在插塞扩散阻障层705上方涂布光刻胶。在涂布光刻胶之后，可以将光刻胶图案化和显影以形成开口，开口的形状用于接触插塞的上部。
一旦形成图案，就在插塞扩散阻障层705上方的导孔开口中形成导电层。举例来说，以导电填充材料填充导孔开口的剩余部分可以通过进行沉积工艺至一定厚度，使导电填充材料填充导孔开口的剩余部分并过填充导孔开口，使得导电填充材料的导电层到达的高度高于插塞扩散阻障层705的上表面。导电填充材料包含金属、元素金属、过渡金属或类似的材料。在一些实施例中，导电填充材料包含铜、铝、钨、钴或前述的合金中(例如铝铜合金(alcu))的一或多种。导电填充材料的形成可以使用选择性镀覆(plating)技术，例如无电式电镀(electro-lessplating)。此外，导电填充材料的形成可以通过沉积晶种层并且进行电化学电镀工艺。然而，导电填充材料可以使用任何合适的材料和任何合适的技术。
一旦沉积，就可以对导电填充材料进行平坦化处理，例如化学机械研磨，以移除用于形成导电层的导电填充材料的多余沉积物并使导电填充材料的表面平坦化。在一实施例中，可以减少导电填充材料的导电层的表面，使过填充部分的厚度th17为约
一旦被平坦化，就可以移除光刻胶并且可以进行蚀刻工艺以移除仍由导电填充材料暴露出的插塞扩散阻障层705的不想要的部分。因此，导电插塞707形成为顶部延伸至盖介电层701的表面之上，且底部形成于导孔开口中，并延伸穿过装置层703且电耦接至一或多条导线109。如此一来，导电插塞707形成3d-mim-shd电容器500的电极的接触件。
根据一些实施例，导电插塞707可以在插塞扩散阻障层705与导线109的表面处的接触区之间的界面处形成为第一宽度w9；在盖介电层701的上表面处形成为第二宽度w10；以及导电插塞707的顶部在导电填充材料的平坦表面处形成为第三宽度w11。在一些实施例中，导电插塞707的第一宽度w9可以为约2.7μm至约3.5μm；导电插塞707的第二宽度w10可以为约2.9μm至约3.7μm；以及导电插塞707的第三宽度w11可以为约3.5μm至约3.7μm。然而，导电插塞707的第一、第二和第三宽度(w9、w10、w11)可以使用任何合适的宽度。此外，根据一些实施例，导电插塞707的总高度h3可以形成为约
如图7所示，一旦已形成导电插塞707以电性连接至导线109的表面处的接触区，就可以在导电插塞707上方沉积第一钝化层709。第一钝化层709可以沉积为导电插塞707的顶部上方和盖介电层701的露出部分上方的毯覆层，并填充导电插塞707的顶部之间的空间。
根据一些实施例，在导电插塞707上方形成的第一钝化层709作为等离子体增强氧化未掺杂硅玻璃(peox-usg)，其厚度th18为约
图7进一步示出在第一钝化层709上方沉积第二钝化层711。第二钝化层711可以形成为第一钝化层709上方的介电材料的毯覆层，借此使导电插塞707与任何后续形成的绝缘层隔离。第二钝化层711的沉积可以使用等离子体增强化学气相沉积、低压化学气相沉积、原子层沉积或类似的工艺，并且一旦沉积，就可以进行第二钝化层711的平坦化工艺(例如化学机械研磨)。然而，第二钝化层711的形成和钝化可以利用任何合适的材料、任何合适的厚度和任何合适的方法。根据一些实施例，第二钝化层711形成为氮化硅的介电层，其厚度th19为约
在已形成第二钝化层711之后，可以形成接触开口721穿过第二钝化层711并进入第一钝化层709，以暴露出导电插塞707的顶部的表面上的接触区。开口(又称为接触开口)721的形成可以使用任何合适的光刻遮罩和蚀刻工艺。举例来说，可以使用任何合适的光刻工艺将第一钝化层709和第二钝化层711图案化。在一实施例中，可以沉积光刻胶层作为第二钝化层711上方的毯覆层，并将光刻胶层图案化以暴露出位于导电插塞707上方的第二钝化层711的区域。对第二钝化层711的露出区域进行蚀刻工艺(举例来说，在一些实施例中，使用包含磷酸(h3po4)的第三工艺气体的湿式或干式蚀刻，或使用包含氯(cl2)或氯化合物的第四工艺气体的干式蚀刻)以移除第二钝化层711的材料直到第一钝化层709的区域经由第二钝化层711中的接触开口721露出。一旦第一钝化层709的区域经由接触开口721露出，则对第一钝化层709的露出区域进行蚀刻工艺(例如使用包含四氟甲烷(cf4)的第一工艺气体进行等离子体增强蚀刻)，直到导电插塞707的顶部的接触区经由接触开口721露出。
在第二钝化层711和第一钝化层709的蚀刻期间，可以消耗光刻胶层的全部、一些或不消耗光刻胶层，并且可以例如通过灰化工艺移除任何剩余的光刻胶材料。然而，光刻胶可以使用任何合适的材料、任何合适的沉积以及任何合适的移除工艺，并且接触开口721的形成可以利用任何合适的蚀刻工艺。如此一来，导电插塞707、第一钝化层709和第二钝化层711可以共同形成整合接触层713。
根据一实施例，接触开口721形成为在第二钝化层711的上表面处具有第一宽度w13，并且在导电插塞707的顶部的露出接触区处具有第二宽度w12。在一实施例中，接触开口721的第一宽度w13可以为约48μm至约49μm，且接触开口721的第二宽度w12可以为约45μm至约47μm，例如约46μm。然而，接触开口721可以利用任何合适的宽度。
一旦形成，接触开口721就可以例如在一些实施例中用于允许金属结构的接触区经由顶部金属化层107的导线109电耦合至基底101的主动装置102的主动装置，并且电耦合至3d-mim-shd电容器500的一或多个电极，其中金属结构的接触区形成于随后形成的主动装置层中。在其他实施例中，接触开口721可以例如用于允许外部接触(例如凸块下方金属层(ubm)和焊球)形成于导电插塞707的顶部上的露出接触区上方。
根据在此描述的一些实施例，前述先进的光刻工艺、方法和材料可用于许多应用中，包含在金属-绝缘体-金属(mim)电容器的制造中使用的3d沟槽图案。举例来说，可以将3d沟槽图案化以在部件之间产生相对紧密的间隔，前述公开非常适合这些间隔。
在一实施例中，一种方法包含在半导体基底上方沉积第一介电材料的基础层；在基础层中蚀刻出一系列凹槽；在一系列凹槽的每个凹槽中沉积一系列导电层和介电层以形成电容器；形成第一接触插塞穿过一系列导电层中的第一导电层并接触第一导线，第一导线位于基础层和半导体基底之间；以及形成第二接触插塞穿过一系列导电层中的第二导电层且穿过一系列导电层中的第三导电层并接触第二导线，第二导线位于基础层和半导体基底之间。在一实施例中，在一系列凹槽中沉积一系列导电层和介电层还包含：沉积介电层的顶层；以及用导电填充物填充介电层的顶层上方的一系列凹槽中的剩余空间，使得面向一系列凹槽的导电填充物的第一侧与一系列凹槽的轮廓相符，并且使得背向一系列凹槽的导电填充物的第二侧是平坦的。在一实施例中，一系列导电层的沉积还包含沉积氮化钛层。在一实施例中，在一系列凹槽中沉积一系列导电层和介电层的介电层还包含沉积第一氧化锆层、在第一氧化锆层上方的氧化铝层以及在氧化铝层上方的第二氧化锆层。在一实施例中，在基础层中蚀刻出一系列凹槽还包含在基础层中沿第一方向形成第一系列沟槽以及在基础层中沿第二方向形成第二系列沟槽，第二方向不同于第一方向。在一实施例中，形成第一系列沟槽还包含将第一系列沟槽形成至第一深度，且其中形成第二系列沟槽还包含将第二系列沟槽形成至第二深度，第二深度不同于第一深度。在一实施例中，第二接触插塞的形成还包含：蚀刻出接触开口穿过第二导电层和第三导电层；以及沉积导电填充材料填充接触开口并于接触开口上方。
在一实施例中，一种方法包含：在半导体装置的多条导线上方的介电膜层中形成三板电容器，三板电容器包含由绝缘层隔开的一系列波状金属板；蚀刻出第一接触开口穿过介电膜层并穿过三板电容器的中间板，以暴露出多条导线中的第一导线的接触区；蚀刻出第二接触开口穿过介电膜层、穿过三板电容器的顶板并穿过三板电容器的底板，以暴露出多条导线中的第二导线的接触区；以及在介电膜层上方沉积导电填充材料，使得导电填充材料填充第一接触开口并物理接触中间板和第一导线的接触区中的每一个，并使得导电填充材料填充第二接触开口并物理接触顶板、底板和第二导线的接触区中的每一个。在一实施例中，三板电容器的形成包含：在介电基底层中蚀刻出一系列凹槽；以及在一系列凹槽中沉积一系列导电层和介电层。在一实施例中，三板电容器的形成还包含沉积一系列导电层的顶层以填充一系列凹槽中的剩余空间。在一实施例中，顶层的沉积还包含进行化学机械平坦化。在一实施例中，顶层的沉积还包含蚀刻顶层，以使顶层的第一端从一系列导电层的中间层的第一端偏移。在一实施例中，三板电容器的形成还包含沉积至少一层氮化钛。在一实施例中，在一系列凹槽中沉积介电层还包含：沉积第一氧化锆层、在第一氧化锆层上方的氧化铝层以及在氧化铝层上方的第二氧化锆层。
在一实施例中，半导体装置包含电容器，电容器包含由半导体基底上方的介电层隔开的三个波状金属板；第一金属导孔将三个波状金属板的中间板电耦合至第一金属导体，第一金属导体位于第一金属导孔和半导体基底之间；以及第二金属导孔将三个波状金属板的顶板和底板电耦合至第二金属导体，第二金属导体位于第二金属导孔和半导体基底之间。在一实施例中，顶板包含面向中间板的波状轮廓侧和背向中间板的平面侧。在一实施例中，波状金属板包含氮化钛。在一实施例中，介电层包含第一氧化锆层、在第一氧化锆层上方的氧化铝层和在氧化铝层上方的第二氧化锆层。在一实施例中，三个波状金属板中的每一个包含在第一方向上排列的第一系列隆起和在第二方向上排列的第二系列隆起，第二方向不同于第一方向。在一实施例中，第一系列隆起具有第一高度且第二系列隆起具有第二高度，第二高度不同于第一高度。
以上概述数个实施例的部件，使得发明所属技术领域中技术人员可以更加理解本公开实施例的面向。发明所属技术领域中技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优点。发明所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本公开实施例的构思与范围，且他们能在不违背本公开实施例的构思和范围下，做各式各样的改变、取代和置换。
1.一种半导体装置的制造方法，包括：
在一半导体基底上方沉积一第一介电材料的一基础层；
在该基础层中蚀刻出一系列凹槽；
在该系列凹槽的每个凹槽中沉积一系列导电层和介电层以形成一电容器；
形成一第一接触插塞穿过该系列导电层中的一第一导电层并接触一第一导线，该第一导线位于该基础层和该半导体基底之间；以及
形成一第二接触插塞穿过该系列导电层中的一第二导电层且穿过该系列导电层中的一第三导电层并接触一第二导线，该第二导线位于该基础层和该半导体基底之间。
技术总结