本发明的实施例涉及半导体器件及其形成方法。
背景技术：
随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本的工艺中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(finfet)和全环栅(gaa)晶体管的三维设计的发展。finfet包括延伸的半导体鳍，该延伸的半导体鳍沿基本垂直于衬底的顶面的平面的方向在衬底上方升高。finfet的沟道形成在该鳍中。栅极设置在鳍上方并部分地包裹鳍。gaa晶体管包括一个或多个纳米片沟道区域，该沟道区域具有包裹纳米片的栅极。finfet和gaa晶体管可以减少短沟道效应。
技术实现要素：
本发明的一些实施例提供了一种用于形成半导体器件的方法，包括：在半导体层上方形成第一层；在所述第一层上方形成第一图案化掩模；实施循环蚀刻工艺以在所述第一层中限定第二图案化掩模，其中：所述循环蚀刻工艺的每个循环包括在所述第一图案化掩模上方形成聚合物层的第一阶段以及去除所述聚合物层并去除所述第一层的部分的第二阶段，以及在所述循环蚀刻工艺的每个循环的第二阶段期间，去除1埃和20埃之间的所述第一层；以及使用所述第二图案化掩模去除所述半导体层的部分以从所述半导体层限定鳍。
本发明的另一实施例提供了一种用于形成半导体器件的方法，包括：在所述半导体层上方形成第一层；在所述第一层上方形成第一图案化掩模，其中：所述第一图案化掩模包括位于所述第一区域中的第一元件和位于所述第二区域中的第二元件，以及所述第一区域中的所述第一元件的密度与所述第二区域中的所述第二元件的密度不同；实施包括120个循环至140个循环的循环蚀刻工艺，以在所述第一层中限定第二图案化掩模，其中：所述循环蚀刻工艺的每个循环包括在所述第一图案化掩模上方形成聚合物层的第一阶段以及去除所述聚合物层并去除所述第一层的部分的第二阶段，以及所述第二图案化掩模包括由位于所述第一图案化掩模的第一元件下面的所述第一层的第一部分形成的第一元件和由位于所述第一图案化掩模的第二元件下面的所述第一层的第二部分形成的第二元件；以及使用所述第二图案化掩模去除所述半导体层的部分以从所述半导体层限定鳍，其中，所述鳍的第一子集由位于所述第二图案化掩模的第一元件下面的所述半导体层的第一部分形成，并且所述鳍的第二子集由位于所述第二图案化掩模的所述第二元件下面的所述半导体层的第二部分形成。
本发明的又一实施例提供了一种半导体器件，包括：第一区域，具有鳍的第一密度；以及第二区域，具有与所述鳍的所述第一密度不同的所述鳍的第二密度，其中，所述第二密度是所述第一密度的13％至82％，以及所述第一区域中的所述鳍的平均高度和所述第二区域中的所述鳍的平均高度之间的差小于或等于1纳米。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图17是根据一些实施例的处于各个制造阶段的半导体器件的图示。
图18是根据一些实施例的在已经形成第一图案化掩模之后的半导体器件的图示。
图19是根据一些实施例的在已经形成第一图案化掩模之后的半导体器件的图示。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个示例中可以重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文提供用于制造半导体器件的一种或多种技术。在一些实施例中，在要图案化的层上方提供多个层。在一些实施例中，要图案化的层包括其中要形成鳍的半导体层。在一些实施例中，在半导体层上方形成第一层。在一些实施例中，在第一层上方形成第一图案化掩模。在一些实施例中，第一图案化掩模包括对应于要形成在半导体层中的鳍的元件。在一些实施例中，实施循环蚀刻工艺以在第一层中限定第二图案化掩模。在一些实施例中，循环蚀刻工艺包括在第一图案化掩模上方形成聚合物层的第一阶段以及去除聚合物层并且去除第一层的部分的第二阶段。在一些实施例中，使用第二图案化掩模去除半导体层的部分以在半导体层中限定鳍。根据一些实施例，循环蚀刻工艺减小了鳍临界尺寸(cd)变化、鳍锥度和线宽粗糙度，并使鳍的深度更均匀。
图1至图17是根据一些实施例的处于各个制造阶段的半导体器件100的图示。图1至图16包括示出截取的各个截面图的平面图。参照图1，视图x-x是在对应于穿过鳍结构的栅极长度方向的方向上穿过半导体器件100截取的截面图，而视图y1-y1和y2-y2是在对应于穿过栅极结构的栅极宽度的方向上穿过半导体器件100截取的截面图。不是截面图中所示的工艺的所有方面都在平面图中示出。在一些实施例中，视图y1-y1所示的器件形成在半导体器件100的第一区域102a中，而视图y2-y2所示的器件形成在第二区域102b中。
根据一些实施例，区域102a、102b具有不同的器件密度。在一些实施例中，不同的密度由不同的节距、不同的鳍临界尺寸(cd)或不同的鳍阵列尺寸产生。在诸如图1所示的一些实施例中，区域102a包括密集区域，而区域102b包括低密集区域，有时称为隔离区域。在一些实施例中，区域102a包括存储器件。在一些实施例中，区域102b包括逻辑器件。
参照图1，示出了根据一些实施例的在半导体器件100的形成中使用的多个层。在一些实施例中，半导体器件100包括基于鳍的晶体管，诸如finfet晶体管。在一些实施例中，半导体器件包括基于纳米片的晶体管或全环栅(gaa)晶体管。在半导体层105上方形成多个层。在一些实施例中，半导体层105是包括外延层、单晶半导体材料(诸如但不限于si、ge、sige、ingaas、gaas、insb、gap、gasb、inalas、gasbp、gaassb和inp)、绝缘体上硅(soi)结构、晶圆或由晶圆形成的管芯中的至少一种的衬底的一部分。在一些实施例中，半导体层105包括晶体硅。
在一些实施例中，第一层110形成在半导体层105上方。在一些实施例中，第一层110包括鳍状硬掩模。在一些实施例中，第一层110包括碳氮化硅(sicn)或其它合适的硬掩模材料。在一些实施例中，通过使用例如化学气相沉积(cvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、超高真空cvd(uhvcvd)、原子层cvd(alcvd)、物理气相沉积(pvd)、脉冲激光沉积(pld)、溅射、蒸发沉积、气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)、旋涂技术或其它适用技术中的至少一种来形成第一层110。
在一些实施例中，第二层115形成在第一层110上方。在一些实施例中，第二层115包括半导体层，诸如硅或其它合适的材料。在一些实施例中，通过使用例如cvd、pecvd、lpcvd、uhcvd、alcvd、pvd、pld、溅射、蒸发沉积、vpe、mbe、lpe、旋涂技术或其它适用技术中的至少一种来形成第二层115。
在一些实施例中，第三层120形成在第二层上方。在一些实施例中，第三层120包括硬掩模材料，诸如氮化硅或其它合适的材料。在一些实施例中，通过使用例如cvd、pecvd、lpcvd、uhcvd、alcvd、pvd、pld、溅射、蒸发沉积、vpe、mbe、lpe、旋涂技术或其它适用技术中的至少一种来形成第三层120。
在一些实施例中，第四层125形成在第三层120上方。在一些实施例中，第四层125包括氧化物，诸如二氧化硅或其它合适的氧化物。在一些实施例中，通过使用例如cvd、pecvd、lpcvd、uhcvd、alcvd、pvd、pld、溅射、蒸发沉积、vpe、mbe、lpe、旋涂技术或其它适用技术中的至少一种来形成第四层125。
在一些实施例中，第一图案化掩模130形成在第四层125上方。在一些实施例中，第一图案化掩模130包括硬掩模材料，诸如氮化硅或其它合适的硬掩模材料。根据一些实施例，通过形成一起限定掩模堆叠件的多个单独形成的层来形成第一图案化掩模130。在一些实施例中，掩模堆叠件包括通过cvd、pecvd、lpcvd、uhcvd、alcvd、pvd、pld、溅射、蒸发沉积、vpe、mbe、lpe、旋涂技术或其它适用技术中的至少一种来形成在第四层125上方的硬掩模层。在一些实施例中，硬掩模层包括硬掩模材料，诸如氮化硅或其它合适的硬掩模材料。在一些实施例中，掩模堆叠件包括形成在硬掩模层上方的底部抗反射涂层(barc)。在一些实施例中，barc层是使用旋涂工艺施加的聚合物层。在一些实施例中，在barc层上方形成有机平坦化层(opl)。在一些实施例中，opl包括使用旋涂工艺施加的光敏有机聚合物。在一些实施例中，opl包括介电层。根据一些实施例，掩模堆叠件包括形成在opl上方的光刻胶层。在一些实施例中，通过旋转、喷涂或其它适用技术中的至少一种来形成光刻胶层。光刻胶层包括电磁辐射敏感材料，并且光刻胶层的诸如溶解度的性质受电磁辐射影响。光刻胶层是负性光刻胶或正性光刻胶。在一些实施例中，影响由图案化光刻胶层的电磁辐射照射的opl的部分以相对于非照射部分改变opl的照射部分的蚀刻选择性。在一些实施例中，图案化光刻胶层，并且实施一个或多个蚀刻工艺以将图案转印至硬掩模层并去除掩模堆叠件中除硬掩模层之外的部分，从而产生由硬掩模层的剩余部分限定的第一图案化掩模130。
在一些实施例中，第一图案化掩模130包括元件130a、130b，其限定用于在半导体层105中形成鳍的图案。在一些实施例中，区域102a中的元件130a的密度大于区域102b中的元件130b的密度，这是由于第一区域102a中每单位面积的元件130a的数量与第二区域102b中每单位面积的元件130b的数量不同。在一些实施例中，区域102b中的元件130b的密度在区域102a中的元件130a的密度的约13％和约82％之间。
在一些实施例中，第一区域102a中的元件130a之间的距离128与第二区域102b中的元件130b之间的距离129不同。在一些实施例中，第一区域102a中的元件130a的距离128在第二区域102b中的元件130b的距离129的约8％和约77％之间。在一些实施例中，第一区域102a中的元件130a之间的距离128在约16nm和约20nm之间。在一些实施例中，第二区域102b中的元件130b之间的距离129在约26nm和约200nm之间。在一些实施例中，第一区域102a中的元件130a之间的距离128与第二区域102b中的元件130b之间的距离129相同。
在一些实施例中，第一区域102a中的元件130a的节距133与第二区域102b中的元件130b的节距134不同。在一些实施例中，第一区域102a中的元件130a的节距133在第二区域102b中的元件130b的节距134的约12％至约84％之间。在一些实施例中，第一区域102a中的元件130a的节距133在约26nm和约30nm之间。在一些实施例中，第二区域102b中的元件130b的节距134在约36nm和约210nm之间。在一些实施例中，第一区域102a中的元件130a的节距133与第二区域102b中的元件130b之间的节距134相同。
参照图2至图5，实施循环蚀刻工艺以将由第一图案化掩模130限定的图案转印至第四层125。在一些实施例中，循环蚀刻工艺包括图2和图4中示出的聚合物沉积阶段和图3和图5中示出的材料去除阶段。在一些实施例中，工艺气体在聚合物沉积阶段和材料去除阶段之间的循环蚀刻工艺中变化。在一些实施例中，其它参数也可以在聚合物沉积阶段和材料去除阶段之间变化。例如，可以在聚合物沉积阶段和材料去除阶段之间改变等离子体功率或偏置电压，以控制沉积或蚀刻的程度。
参照图2，在聚合物沉积阶段期间，在第一图案化掩模130和第四层125上方形成聚合物层135。在一些实施例中，在聚合物沉积阶段期间，氧气(o2)、二氧化硫(so2)、碳氟化合物或甲烷(ch4)中的至少一种用作工艺气体以形成工艺气体混合物。在一些实施例中，碳氟化合物是c4f6、c2f4、cf4或c5f中的至少一种。在一些实施例中，氧气和碳氟化合物用作工艺气体混合物。在一些实施例中，在聚合物沉积阶段，碳氟化合物或甲烷的流速在约40-60sccm之间。在一些实施例中，在聚合物沉积阶段期间，氧气或二氧化硫的流速在约50-80sccm之间。在一些实施例中，工艺气体混合物中的氧气与碳氟化合物或甲烷在环境等离子体中反应以形成聚合物层135。在一些实施例中，聚合物层包括ch2或cfx，其中，x是大于或等于1的整数。在一些实施例中，聚合物沉积阶段包括原子层沉积(ald)工艺。在一些实施例中，聚合物层135的厚度尤其基于聚合物沉积阶段的时间间隔、等离子体功率和偏置电压。在一些实施例中，聚合物沉积阶段的时间间隔、聚合物沉积阶段期间的等离子体功率以及聚合物沉积阶段期间的偏置电压设置为使得聚合物层135的厚度在1-10埃之间，或者在2-4埃之间。在一些实施例中，聚合物沉积阶段的时间间隔在约5秒和约10秒之间。在一些实施例中，聚合物沉积阶段期间的等离子体功率为约0w。在一些实施例中，聚合物沉积阶段期间的偏置电压为约70v至约90v。
参照图3，根据一些实施例，在材料去除阶段期间去除聚合物层135和部分第四层125。在一些实施例中，在材料去除阶段期间，采用惰性气体作为工艺气体。在一些实施例中，惰性气体是氩气(ar)、氮气(n2)或其它合适的气体。在一些实施例中，惰性气体的流速在约550-600sccm之间。在一些实施例中，在材料去除阶段期间去除的第四层125的量尤其基于材料去除阶段的时间间隔、等离子功率和偏置电压。在一些实施例中，材料去除阶段的时间间隔、材料去除阶段期间的等离子体功率以及材料去除阶段期间的偏置电压设置为使得第四层125的不位于第一图案化掩模130下面的一个或多个部分的厚度131在材料去除阶段期间减小约10-20埃。在一些实施例中，材料去除阶段的时间间隔在约5秒至约10秒之间。在一些实施例中，材料去除阶段期间的等离子体功率大于聚合物沉积阶段期间的等离子体功率。在一些实施例中，材料去除阶段期间的等离子体功率为约70w至约90w。在一些实施例中，材料去除阶段期间的偏置电压大于聚合物沉积阶段期间的偏置电压。在一些实施例中，材料去除阶段期间的偏置电压为约100v至约120v。
在一些实施例中，在材料去除阶段期间，也去除了第一图案化掩模130的部分。例如，在材料去除阶段期间，第一图案化掩模或其元件的厚度132可以减小约1-20埃。
在一些实施例中，除了工艺气体之外，工艺的其它参数在聚合物沉积阶段和材料去除阶段之间变化。例如，在一些实施例中，等离子体参数也在聚合物沉积阶段和材料去除阶段之间变化。在一些实施例中，在聚合物沉积阶段期间，等离子体功率高且偏置电压低。在一些实施例中，在材料去除阶段期间，等离子体功率低且偏置电压高。在一些实施例中，高等离子体功率在约1000-3000w之间，并且低等离子体功率在约300-500w之间。在一些实施例中，高偏置电压在约500-1500v之间，并且低偏置电压在约0-100v之间。
在一些实施例中，在聚合物沉积阶段和材料去除阶段之间的循环蚀刻工艺中包括吹扫阶段，以允许工艺气体在聚合物沉积阶段和材料去除阶段之间改变。在一些实施例中，在吹扫阶段期间，将惰性气体(诸如氩气、氮气或其它合适的气体)施加到在聚合物沉积阶段和材料去除阶段期间设置半导体器件100的腔室中，以吹扫该腔室的工艺气体。在一些实施例中，在吹扫阶段期间，不提供等离子体功率并且不施加偏置电压。
参照图4和图5，重复上述循环蚀刻工艺。例如，在一些实施例中，在聚合物沉积阶段期间，在剩余的第一图案化掩模130和剩余的第四层125上方再次形成聚合物层135，如图4所示。在一些实施例中，聚合物层135和另一部分的聚合物层125在材料去除阶段期间被去除，以进一步减小第四层125的不位于第一图案化掩模130下面的一个或多个部分的厚度131，如图5所示。在一些实施例中，第一图案化掩模130的另一部分也在材料去除阶段期间被去除，以进一步减小第一图案化掩模130的厚度132。
在一些实施例中，工艺参数在每个聚合物沉积阶段期间保持恒定，并且在每个材料去除阶段期间保持恒定。例如，在每个聚合物沉积阶段期间施加的工艺气体的流速、每个聚合物沉积阶段的时间间隔、每个聚合物沉积阶段期间的等离子体功率以及每个聚合物沉积阶段期间的偏置电压可以相同。类似地，在每个材料去除阶段期间施加的工艺气体的流速、每个材料去除阶段的时间间隔、每个材料去除阶段期间的等离子体功率以及每个材料去除阶段期间的偏置电压可以相同。在一些实施例中，一个或多个工艺参数可以在聚合物沉积阶段之间变化，或者可以在材料去除阶段之间变化。例如，在一些实施例中，虽然第四层125相对较厚，但是在材料去除阶段期间施加的工艺气体的流速、材料去除阶段的时间间隔、材料去除阶段期间的等离子体功率和材料去除阶段期间的偏置电压可以选择为使得在材料去除阶段的每个循环期间去除第四层的第一量或第一厚度。在一些实施例中，当第四层125较薄时(即，在若干次或多次循环之后)，在材料去除阶段期间施加的工艺气体的流速、材料去除阶段的时间间隔、材料去除阶段期间的等离子体功率和材料去除阶段期间的偏置电压可以选择为使得在材料去除阶段的每个循环期间去除第四层125的第二量或第二厚度。在一些实施例中，第二量或第二厚度小于第一量或第一厚度。
参照图6，以循环方式重复图2和图4的聚合物沉积阶段以及图3和图5的材料去除阶段，直至将第四层125图案化为限定包括元件140、140b的第二图案化掩模140。在一些实施例中，响应于暴露第三层120，循环蚀刻工艺终止。在一些实施例中，第一图案化掩模130的厚度提供为使得第一图案化掩模130在通过去除第四层125暴露第三层120的蚀刻工艺中约同时消耗。因此，在一些实施例中，在循环蚀刻工艺结束时暴露第一图案化掩模130的元件130a、130b下面的第四层125的部分的顶面。根据一些实施例，循环数量根据第四层125的厚度而变化。在一些实施例中，循环蚀刻工艺中的循环数量为约120-140个循环。
在一些实施例中，参照图2至图5描述的循环蚀刻工艺保留了元件140a的宽度140w1和元件140b的宽度140w2。在一些实施例中，用于形成聚合物层135的ald工艺提供了相对薄的聚合物层135，其在第一区域102a和第二区域102b中具有基本上均匀的厚度。相反地，如果要使用较厚的聚合物层，则与第一区域102a的外部区域中的元件130a和第二区域102b中的元件130b相比，聚合物层135可以在第一区域102a的中心中的元件130a上方呈现出减小的厚度。在一些实施例中，具有减小厚度的聚合物层的元件将以更大的速率消耗，从而使得不同区域102a、102b相对于cd的宽度变化并且锥度增加。在一些实施例中，使用具有基本均匀厚度的薄聚合物层135的循环蚀刻工艺以及在材料去除阶段期间部分蚀刻第四层125减少了由区域102a、102b的不同密度引起的横跨区域102a、102b的蚀刻负载。在一些实施例中，横跨区域102a、102b的蚀刻负载小于或等于约2nm。在一些实施例中，横跨区域102a、102b的蚀刻负载小于或等于约1nm。根据一些实施例，循环蚀刻工艺使得减少的鳍锥度并且改进的线宽粗糙度。
参照图7，根据一些实施例，去除第三层120、第二层115、第一层110和半导体层105的部分以在半导体层105中形成鳍150a、150b。在一些实施例中，使用第二图案化掩模140作为蚀刻模板来实施蚀刻工艺以形成鳍150a、150b。在一些实施例中，在蚀刻第三层120、第二层115、第一层110和半导体层105的部分之后，去除第二图案化掩模140。在一些实施例中，由于上述形成第二图案化掩模140的工艺，具有第一鳍密度的第一区域102a中的鳍150a的平均高度151与具有第二鳍密度的第二区域102b中的鳍150b的平均高度152之间的差小于或等于2纳米或小于或等于1纳米。
在一些实施例中，第三层120、第二层115和第一层110的剩余部分在鳍150a、150b的上表面上限定覆盖层155a，155b。通常，鳍150a、150b限定用于形成诸如finfet晶体管的器件的有源区域。
参照图8，根据一些实施例，分别在鳍150a、150b之间形成隔离结构160a、160b，并且去除覆盖层155a、155b。在一些实施例中，隔离结构160a、160b包括浅沟槽隔离(sti)结构。在一些实施例中，通过在鳍150a、150b之间沉积介电层并且使介电层凹进以暴露鳍150a、150b的侧壁(该侧壁在介电层沉积时被隐藏)的至少部分来形成隔离结构160a、160b。在一些实施例中，隔离结构160a、160b包括硅和氧或其它合适的材料。在一些实施例中，隔离结构160a的部分将区域102a、102b分隔开。在一些实施例中，实施一个或多个蚀刻工艺以使介电层凹进并去除覆盖层155a、155b。
参照图9，根据一些实施例，分别在鳍150a、150b上方和隔离结构160a、160b上方形成牺牲栅极结构165a、165b。在一些实施例中，牺牲栅结构165a、165b包括栅极介电层和牺牲栅电极(未单独示出)。在一些实施例中，栅极介电层包括高k介电材料。如本文使用的，术语“高k介电材料”是指具有大于或等于约3.9的介电常数k的材料，该介电常数是sio2的k值。高k介电层的材料可以是任何合适的材料。高k介电层的材料的示例包括但不限于al2o3、hfo2、zro2、la2o3、tio2、srtio3、laalo3、y2o3、al2oxny、hfoxny、zroxny、la2oxny、tioxny、srtioxny、laaloxny、y2oxny、sion、sinx、它们的硅酸盐或它们的合金。x的每个值独立地从0.5至3，并且y的每个值独立地从0至2。在一些实施例中，栅极介电层包括在工艺流程的各个点处通过将半导体器件100暴露于氧，使得在鳍150a、150b的暴露表面上形成二氧化硅而形成的原生氧化物层。在一些实施例中，在原生氧化物上方形成介电材料的附加层，诸如二氧化硅或其它合适的材料，以形成栅极介电层。在一些实施例中，牺牲栅电极包括多晶硅。
根据一些实施例，通过在鳍150a、150b和隔离结构160a、160b上形成牺牲材料层和硬掩模层来形成牺牲栅极结构165a、165b。在一些实施例中，实施图案化工艺以图案化与要形成的栅极结构的图案相对应的硬掩模层，并且使用图案化的硬掩模层实施蚀刻工艺以蚀刻牺牲层以限定牺牲栅极结构165a、165b。在一些实施例中，硬掩模层的剩余部分在牺牲栅结构165a、165b的牺牲栅电极上方形成覆盖层170a、170b。
参照图10，分别邻近牺牲栅极结构165a、165b形成侧壁间隔件175a，175b，并且在形成侧壁间隔件175a、175b之后，分别在鳍150a、150b中或在鳍150a、150b上方形成源极/漏极区域180a、180b。形成侧壁间隔件175a，175b。在一些实施例中，通过在牺牲栅极结构165a、165b上方沉积间隔件层并实施蚀刻工艺(诸如各向异性蚀刻工艺或其它合适的蚀刻工艺)以去除沉积在覆盖层170a、170b的水平表面、鳍150a、150b和隔离结构160a、160b上的间隔件层的部分来形成侧壁间隔件175a、175b。在一些实施例中，侧壁间隔件175a、175b包括与覆盖层170a、170b相同的材料成分。在一些实施例中，侧壁间隔件175a、175b包括氮和硅或其它合适的材料。
在一些实施例中，通过实施蚀刻工艺以使邻近侧壁间隔件175a、175b的鳍150a、150b凹进，并且实施外延生长工艺以形成源极/漏极区域180a、180b来形成源极/漏极区域180a、180b。在一些实施例中，源极/漏极区域180a、180b在外延生长工艺期间原位掺杂。在一些实施例中，通过将掺杂剂注入到鳍150a、150b中来形成源极/漏极区域180a、180b。在一些实施例中，源极/漏极区域180a、180b包括与鳍150a、150b不同的硅合金。例如，鳍150a、150b包括硅，并且源极/漏极区域180a、180b包括硅锗、硅锡或其它硅合金。在一些实施例中，源极/漏极区域180a、180b和鳍150a、150b是相同的硅合金，但是合金材料的浓度在源极/漏极区域180a、180b和鳍150a、150b之间不同。例如，源极/漏极区域180a、180b中的合金材料的浓度可以大于鳍150a、150b中的合金材料的浓度。
参照图11，根据一些实施例，在鳍150a、150b上方并且邻近牺牲栅结构165a、165b形成介电层185。在一些实施例中，去除介电层185的部分以暴露覆盖层170a、170b。在一些实施例中，平坦化介电层185以暴露覆盖层170a、170b。在一些实施例中，介电层185包括二氧化硅或低k材料。在一些实施例中，介电层185包括一层或多层低k介电材料。低k介电材料具有低于约3.9的k值(介电常数)。一些低k介电材料具有低于约3.5的k值，并且可以具有低于约2.5的k值。在一些实施例中，介电层185包括si、o、c或h中的至少一种(诸如sicoh和sioc)或其它合适的材料。在一些实施例中，诸如聚合物的有机材料用于介电层185。在一些实施例中，介电层185包括含碳材料、有机硅酸盐玻璃、含致孔剂的材料或它们的组合中的一层或多层。在一些实施例中，介电层185包括氮。在一些实施例中，介电层150可以通过使用例如pecvd、lpcvd、alcvd或旋涂技术中的至少一种来形成。
参照图12，根据一些实施例，去除覆盖层170a、170b，并且减小侧壁间隔件175a、175b和介电层185的高度。在一些实施例中，实施平坦化工艺以去除覆盖层170a、170b并减小侧壁间隔件175a、175b和介电层185的高度。在一些实施例中，平坦化工艺暴露牺牲栅极结构165a、165b。在一些实施例中，平坦化工艺是实施为平坦化介电层185的工艺的延续。
参照图13，根据一些实施例，去除牺牲栅极结构165a、165b以限定栅极腔190a、190b。在一些实施例中，去除牺牲栅结构165a、165b的栅电极材料和栅极介电层，并且暴露鳍150a、150b的部分。在一些实施例中，实施一个或多个蚀刻工艺以去除牺牲栅极结构165a、165b。在一些实施例中，蚀刻工艺是对牺牲栅极结构165a、165b的材料具有选择性的湿蚀刻工艺。
参照图14，根据一些实施例，分别在栅极腔190a、190b中形成替换栅极结构195a、195b。在一些实施例中，替换栅极结构195a、195b包括栅极介电层。在一些实施例中，栅极介电层包括高k介电材料。在一些实施例中，由于在工艺流程中的各个点处暴露于氧，所以在鳍150a、150b的暴露表面上存在原生氧化物，并且在该原生氧化物上方形成栅极介电层。在一些实施例中，在形成栅极介电层之前去除原生氧化物。在一些实施例中，在栅极介电层上方形成功函材料层。在一些实施例中，功函材料层包括p型功函材料层，诸如tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn或其它合适的p型功函材料中的至少一种。在一些实施例中，功函材料层包括n型功函金属，诸如ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr或其它合适的n型功函材料中的至少一种。在一些实施例中，功函材料层包括多个层。在一些实施例中，功函材料层的材料在区域102a、102b之间变化。例如，一个区域102a、102b中的功函材料层包括p型功函金属，而另一区域102a、102b中的功函材料层包括n型功函材料。在一些实施例中，在两个区域102a，102b中形成功函材料层的第一材料。形成并且图案化掩模层以暴露选择区域102b，并且实施蚀刻工艺以从选择区域102b去除功函材料层的第一材料。去除掩模层，并且在功函材料层的第一材料上方形成功函材料层的第二材料。在一些实施例中，通过遮蔽区域102b并实施蚀刻工艺以从区域102a去除功函材料层的第二材料，来从区域102a去除功函材料层的第二材料。在一些实施例中，功函材料层的第二材料保持在功函材料层的第一材料上方的适当位置。
在一些实施例中，在功函材料层上方形成导电填充层。在一些实施例中，导电填充层包括钨(w)或其它合适的导电材料。
参照图15，根据一些实施例，使替换栅极结构195a、195b凹进，并且在替换栅极结构195a、195b上方形成覆盖层200a、200b。在一些实施例中，使用蚀刻工艺使替换栅极结构195a、195b凹进。在一些实施例中，覆盖层200a、200b使用沉积工艺形成。在一些实施例中，覆盖层200a、200b包括介电材料。在一些实施例中，覆盖层200a、200b包括硅和氮、硅和氧或其它合适的材料。在一些实施例中，覆盖层200a、200b包括与侧壁间隔件175a、175b相同的材料。
参照图16，根据一些实施例，在介电层185中形成接触开口205a、205b，以分别暴露源极/漏极区域180a、180b的部分。在一些实施例中，形成图案化蚀刻掩模以暴露介电层185的将要形成接触开口205a、205b的部分。在一些实施例中，使用图案化蚀刻掩模实施蚀刻工艺以去除介电层185的部分。
参照图17，根据一些实施例，在接触开口205a、205b中形成源极/漏极接触件210a、210b。在一些实施例中，实施沉积工艺以形成源极/漏极接触件210a、210b。在一些实施例中，源极/漏极接触件210a、210b包括金属硅化物。在一些实施例中，源极/漏极接触件210a、210b是线型结构，其沿着与器件的栅极宽度方向相对应的方向在有源区的基本整个长度上延伸。
参照图18，示出了用于形成半导体器件200的另一实施例。除了不存在第一层110、第二层115和第三层120之外，半导体器件200与图1所示的半导体器件100类似。因此，第四层125直接形成在半导体层105上。参照图1至图17描述的工艺也可以类似地用于形成半导体器件200，并且因此为了简洁起见，将不再重复描述。
参照图19，示出了用于形成半导体器件300的另一实施例。除了不存在第一层110和第二层115之外，半导体器件300与图1所示的半导体器件100类似。因此，第三层120直接形成在半导体层105上。在一些实施例中，第三层120在循环蚀刻工艺期间用作蚀刻停止，以减轻半导体层105在循环蚀刻工艺期间被蚀刻的可能性。参照图1至图17描述的工艺也可以类似地用于形成半导体器件300，并且因此为了简洁起见，将不再重复描述。
包括在第一图案化掩模上方形成聚合物层的第一阶段和去除聚合物层并去除其中形成第二图案化掩模的另一层的部分的第二阶段的循环蚀刻工艺的使用在将图案转印至其它层期间保留第一图案化掩模。随后，使用第二图案化掩模在半导体层中限定鳍使得鳍具有减小的鳍cd变化并且锥度以及改进的线宽粗糙度。
根据一些实施例，提供了用于形成半导体器件的方法。该方法包括：在半导体层上方形成第一层；在第一层上方形成第一图案化掩模；以及实施循环蚀刻工艺以在第一层中限定第二图案化掩模。循环蚀刻工艺的每个循环包括在第一图案化掩模上方形成聚合物层的第一阶段以及去除聚合物层并去除第一层的部分的第二阶段，并且在循环蚀刻工艺的每个循环的第二阶段期间，去除约1埃和约20埃之间的第一层。该方法还包括使用第二图案化掩模去除半导体层的部分以从半导体层限定鳍。
根据一些实施例，使用第一工艺气体实施第一阶段，并且使用与第一工艺气体不同的第二工艺气体实施第二阶段。
根据一些实施例，第一工艺气体包括碳氟化合物和氧气。
根据一些实施例，碳氟化合物是六氟化碳。
根据一些实施例，第二工艺气体包括氩气。
根据一些实施例，该方法包括在第一阶段和第二阶段之间实施吹扫阶段。
根据一些实施例，该方法包括在形成第一层之前在半导体层上方形成硬掩模层，并且形成第一层包括在硬掩模层上方形成第一层。该方法还包括使用第二图案化掩模去除硬掩模层的部分。
根据一些实施例，硬掩模层是碳氮化硅。
根据一些实施例，该方法包括在形成第一层之前在硬掩模层上方形成第二层，并且形成第一层包括在第二层上方形成第一层。该方法还包括响应于暴露第二层而终止循环蚀刻工艺。
根据一些实施例，第二层包括硅。
根据一些实施例，该方法包括使用第二图案化掩模去除第二层的部分。
根据一些实施例，提供了用于形成半导体器件的方法。该方法包括在半导体层上方形成第一层，以及在第一层上方形成第一图案化掩模。第一图案化掩模包括位于第一区域中的第一元件和位于第二区域中的第二元件，并且第一区域中的第一元件的密度不同于第二区域中的第二元件的密度。该方法还包括实施包括约120个循环至约140个循环的循环蚀刻工艺，以在第一层中限定第二图案化掩模。循环蚀刻工艺的每个循环包括在第一图案化掩模上方形成聚合物层的第一阶段以及去除聚合物层并去除第一层的部分的第二阶段。第二图案化掩模包括由位于第一图案化掩模的第一元件下面的第一层的第一部分形成的第一元件和由位于第一图案化掩模的第二元件下面的第一层的第二部分形成的第二元件。该方法还包括使用第二图案化掩模去除半导体层的部分以从半导体层限定鳍。鳍的第一子集由位于第二图案化掩模的第一元件下面的半导体层的第一部分形成，并且鳍的第二子集由位于第二图案化掩模的第二元件下面的半导体层的第二部分形成。
根据一些实施例，使用第一工艺气体实施第一阶段，并且使用与第一工艺气体不同的第二工艺气体实施第二阶段。
根据一些实施例，第一工艺气体包括氧气和碳氟化合物或甲烷中的至少一种，并且第二工艺气体包括惰性气体。
根据一些实施例，使用第一偏置电压来实施第一阶段，并且使用与第一偏置电压不同的第二偏置电压来实施第二阶段。
根据一些实施例，使用第一等离子体功率实施第一阶段，并且使用与第一等离子体功率不同的第二等离子体功率实施第二阶段。
根据一些实施例，该方法包括在第一阶段和第二阶段之间实施吹扫阶段。
根据一些实施例，提供了半导体器件。半导体器件包括具有鳍的第一密度的第一区域和具有与鳍的第一密度不同的鳍的第二密度的第二区域。第二密度是第一密度的约13％至约82％，并且第一区域中的鳍的平均高度和第二区域中的鳍的平均高度之间的差小于或等于1纳米。
根据一些实施例，第一区域中的第一鳍与第一区域中的第二鳍间隔开第一距离，并且第二区域中的第一鳍与第二区域中的第二鳍间隔开与第一距离不同的第二距离。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
虽然已经用特定于结构特征或方法步骤的语言描述了所提供的主题，但是应该理解，所附权利要求的主题不必限于上述特定部件或步骤。而且，上述特定部件或部件被公开为实现至少一些权利要求的示例形式。
本文提供了实施例的各个操作。描述某些或所有操作的顺序不应解释为暗示这些操作必定与顺序有关。受益于该描述，将意识到可选的顺序。此外，应该理解，并非在本文提供的每个实施例中必须存在所有操作。另外，应该理解，在一些实施例中并非所有操作都是必需的。
应当理解，例如出于简化和易于理解的目的，以具有相对于彼此的特定尺寸(诸如结构尺寸或取向)的方式示出了本文所示的层、部件、元件等，并且在一些实施例中，它们的实际尺寸与本文所示的本质上不同。另外，例如，存在用于形成本文提及的层、区域、部件、元件等的多种技术，诸如蚀刻技术、平坦化技术、注入技术、掺杂技术、旋涂技术、溅射技术、生长技术或沉积技术(诸如cvd)中的至少一种。
此外，“示例性”在本文中用来表示用作示例、实例、说明等，并且不一定是有利的。如在本申请中使用的，“或”旨在表示包括性的“或”而不是排它性的“或”。另外，在本申请和所附权利要求书中使用的“一个”和“一”通常被解释为表示“一个或多个”，除非另有说明或从上下文清楚地指向单数形式。而且，a和b等中的至少一个通常表示a或b或a和b两者。此外，
此外，就使用“包括”、“具有”，“具有”、“有”或它们的变型的程度而言，这些术语旨在以类似于术语“包含”的方式包括在内。除非另有说明，否则“第一”、“第二”等并非暗示时间方面、空间方面、顺序等。相反地，这些术语仅用作部件、元件、项等的标识符，名称等。例如，第一元件和第二元件通常对应于元件a和元件b或两个不同的元件或两个相同的元件或相同的元件。
此外，虽然已经相对于一个或多个实施方式示出和描述了本发明，但是基于对本说明书和附图的阅读和理解，本领域的其它普通技术人员将想到等同的变换和修改。本发明包括所有这样的修改和变换，并且仅由所附权利要求的范围限制。特别是关于上述组件(例如，元件、资源等)实施的各个功能，除非另有说明，否则用于描述这种组件的术语旨在对应于实施所描述的组件(例如，在功能上等效)的指定功能的任何组件，即使在结构上不等同于所公开的结构。另外，尽管可能已经仅针对几种实施方式中的一种实施方式公开了本发明的特定部件，但是根据任何给定的或特定的应用可能是期望的和有利的，这种特征可以与其它实施方式的一个或多个其它特征结合。
1.一种用于形成半导体器件的方法，包括：
在半导体层上方形成第一层；
在所述第一层上方形成第一图案化掩模；
实施循环蚀刻工艺以在所述第一层中限定第二图案化掩模，其中：
所述循环蚀刻工艺的每个循环包括在所述第一图案化掩模上方形成聚合物层的第一阶段以及去除所述聚合物层并去除所述第一层的部分的第二阶段，以及
在所述循环蚀刻工艺的每个循环的第二阶段期间，去除1埃和20埃之间的所述第一层；以及
使用所述第二图案化掩模去除所述半导体层的部分以从所述半导体层限定鳍。
2.根据权利要求1所述的方法，其中：
所述第一阶段使用第一工艺气体实施，并且所述第二阶段使用与所述第一工艺气体不同的第二工艺气体实施。
3.根据权利要求2所述的方法，其中，所述第一工艺气体包括碳氟化合物和氧气。
4.根据权利要求3所述的方法，其中，所述碳氟化合物是六氟化碳。
5.根据权利要求2所述的方法，其中，所述第二工艺气体包括氩气。
6.根据权利要求1所述的方法，包括：
在所述第一阶段和所述第二阶段之间实施吹扫阶段。
7.根据权利要求1所述的方法，包括：
在形成所述第一层之前，在所述半导体层上方形成硬掩模层，并且形成所述第一层包括在所述硬掩模层上方形所述成第一层，以及
使用所述第二图案化掩模去除所述硬掩模层的部分。
8.根据权利要求7所述的方法，其中，所述硬掩模层是碳氮化硅。
9.一种用于形成半导体器件的方法，包括：
在所述半导体层上方形成第一层；
在所述第一层上方形成第一图案化掩模，其中：
所述第一图案化掩模包括位于所述第一区域中的第一元件和位于所述第二区域中的第二元件，以及
所述第一区域中的所述第一元件的密度与所述第二区域中的所述第二元件的密度不同；
实施包括120个循环至140个循环的循环蚀刻工艺，以在所述第一层中限定第二图案化掩模，其中：
所述循环蚀刻工艺的每个循环包括在所述第一图案化掩模上方形成聚合物层的第一阶段以及去除所述聚合物层并去除所述第一层的部分的第二阶段，以及
所述第二图案化掩模包括由位于所述第一图案化掩模的第一元件下面的所述第一层的第一部分形成的第一元件和由位于所述第一图案化掩模的第二元件下面的所述第一层的第二部分形成的第二元件；以及
使用所述第二图案化掩模去除所述半导体层的部分以从所述半导体层限定鳍，其中，所述鳍的第一子集由位于所述第二图案化掩模的第一元件下面的所述半导体层的第一部分形成，并且所述鳍的第二子集由位于所述第二图案化掩模的所述第二元件下面的所述半导体层的第二部分形成。
10.一种半导体器件，包括：
第一区域，具有鳍的第一密度；以及
第二区域，具有与所述鳍的所述第一密度不同的所述鳍的第二密度，其中，
所述第二密度是所述第一密度的13％至82％，以及
所述第一区域中的所述鳍的平均高度和所述第二区域中的所述鳍的平均高度之间的差小于或等于1纳米。
技术总结