本发明的实施例涉及半导体器件及其形成方法。
背景技术：
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业经历了快速的增长。在大多数情况下，集成密度的改进来自最小部件尺寸的反复减小，这允许将更多组件集成到给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的一个示例是叠层封装(pop)技术。在pop器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。pop技术通常能够在印刷电路板(pcb)上产生功能增强且占用面积小的半导体器件。
技术实现要素：
本发明的实施例提供了一种半导体器件，包括：集成电路管芯；密封剂，至少部分地密封所述集成电路管芯；导电通孔，延伸穿过所述密封剂；再分布结构，位于所述密封剂上，所述再分布结构包括：金属化图案，电耦合至所述导电通孔和所述集成电路管芯；介电层，位于所述金属化图案上，所述介电层具有10μm至30μm的第一厚度；以及第一凸块下金属(ubm)，具有延伸穿过所述介电层的第一通孔部分和位于所述介电层上的第一凸块部分，所述第一凸块下金属物理和电耦合至所述金属化图案，所述第一通孔部分具有第一宽度，所述第一厚度与所述第一宽度的比率为1.33至1.66。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成从载体衬底延伸的导电通孔；将集成电路管芯放置为邻近所述导电通孔；用密封剂密封所述集成电路管芯和所述导电通孔；在所述密封剂上沉积第一介电层；在所述第一介电层中图案化第一开口，所述第一开口暴露所述集成电路管芯和所述导电通孔；在所述第一开口中并且沿着所述第一介电层形成金属化图案，所述金属化图案电耦合所述导电通孔和所述集成电路管芯；在所述金属化图案上沉积第二介电层，所述第二介电层的第一厚度为10μm至30μm；在所述第二介电层中图案化第二开口，所述第二开口暴露所述金属化图案，所述第二开口具有第一宽度，所述第一厚度与所述第一宽度的比率为1.33至1.66；以及在所述第二开口中并且沿着所述第二介电层形成第一凸块下金属(ubm)，所述第一凸块下金属物理和电耦合至所述金属化图案。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成从载体衬底延伸的导电通孔；将集成电路管芯放置为邻近所述导电通孔；用密封剂密封所述集成电路管芯和所述导电通孔；形成金属化图案，所述金属化图案电耦合所述导电通孔和所述集成电路管芯；在所述金属化图案上沉积介电层；在所述介电层中图案化第一开口，所述第一开口暴露所述金属化图案的着陆焊盘，每个所述第一开口具有不同的宽度；在所述介电层上方形成掩模，所述掩模具有暴露每个所述第一开口的第二开口；以及在所述第一开口和所述第二开口中镀凸块下金属(ubm)，所述第一开口中的所述凸块下金属的部分在俯视图中均具有第一形状，所述第二开口中的所述凸块下金属的部分在所述俯视图中具有第二形状，所述第二形状不同于所述第一形状。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的集成电路管芯的截面图。
图2至图20示出了根据一些实施例的在形成封装组件的工艺期间的中间步骤的截面图。
图21和图22示出了根据一些实施例的器件堆叠件的形成和实施方式。
图23示出了根据一些其他实施例的器件堆叠件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，形成凸块下金属(ubm)以用于再分布结构，并且形成物理和电耦合ubm的外部连接件。ubm具有穿过再分布结构的最顶部介电层延伸的通孔部分，以及在其上形成外部连接件的凸块部分。通孔部分具有较小的宽度和较大的高宽比。此外，最顶部介电层具有较大的厚度。形成具有大高宽比的ubm允许ubm和再分布结构的最顶部介电层缓冲机械应力，从而在测试或操作期间提高再分布结构的可靠性。
图1示出了根据一些实施例的集成电路管芯50的截面图。将在随后的处理中封装集成电路管芯50以形成集成电路封装件。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(cpu)、图形处理单元(gpu)、片上系统(soc)、应用处理器(ap)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、电源管理管芯(例如，电源管理集成电路(pmic)管芯)、射频(rf)管芯、传感器管芯、微电子机械系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe)管芯)等或它们的组合。
集成电路管芯50可以形成在晶圆中，晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同的器件区域。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，集成电路管芯50包括半导体衬底52，诸如掺杂或未掺杂的硅或者绝缘体上半导体(soi)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底52具有有源表面(例如，在图1中面向上的表面)，有时被称为前侧；以及无源表面(例如，在图1中面向下的表面)，有时被称为背侧。
器件54可以形成在半导体衬底52的前表面处。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间电介质(ild)56位于半导体衬底52的前表面上方。ild56围绕并且可以覆盖器件54。ild56可以包括由诸如磷硅玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等的材料形成的一个或多个介电层。
导电插塞58延伸穿过ild56以电和物理地耦合器件54。例如，当器件54是晶体管时，导电插塞58可以耦合晶体管的栅极和源极/漏极区域。导电插塞58可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构60位于ild56和导电插塞58上方。互连结构60互连器件54以形成集成电路。互连结构60可以由例如ild56上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个介电层中的金属线和通孔。互连结构60的金属化图案通过导电插塞58电耦合至器件54。
集成电路管芯50还包括与外部进行连接的焊盘62，诸如铝焊盘。焊盘62位于集成电路管芯50的有源侧上，诸如互连结构60中和/或上。一个或多个钝化膜64位于集成电路管芯50上，诸如位于互连结构60和焊盘62的部分上。开口穿过钝化膜64延伸到焊盘62。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件66延伸穿过钝化膜64中的开口，并且物理和电耦合至相应的焊盘62。管芯连接件66可以通过例如镀等形成。管芯连接件66电耦合集成电路裸片50的各个集成电路。
可选地，焊料区域(例如，焊球或焊料凸块)可以设置在焊盘62上。焊球可以用于在集成电路管芯50上执行芯片探针(cp)测试。可以对集成电路管芯50执行cp测试，以确定集成电路管芯50是否是已知良好管芯(kgd)。因此，仅封装经过后续处理的为kgd的集成电路管芯50，并且不封装未通过cp测试的管芯。在测试之后，可以在随后的处理步骤中去除焊料区域。
介电层68可以(也可以不)位于集成电路管芯50的有源侧上，诸如钝化膜64和管芯连接件66上。介电层68横向密封管芯连接件66，并且介电层68与集成电路管芯50横向共末端。最初，介电层68可以掩埋管芯连接件66，使得介电层68的最顶部表面在管芯连接件66的最顶部表面之上。在焊料区域设置在管芯连接件66上的实施例中，介电层68也可以掩埋焊料区域。可选地，可以在形成介电层68之前去除焊料区域。
介电层68可以是聚合物，诸如pbo、聚酰亚胺、bcb等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、psg、bsg、bpsg等；等或它们的组合。介电层68可以例如通过旋涂、层压、化学气相沉积(cvd)等形成。在一些实施例中，在集成电路管芯50的形成期间，管芯连接件66通过介电层68暴露。在一些实施例中，管芯连接件66保持掩埋并且在随后的封装集成电路管芯50的工艺期间暴露。暴露管芯连接件66可以去除管芯连接件66上可能存在的任何焊料区域。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是诸如混合存储器立方体(hmc)模块、高带宽存储器(hbm)模块等的包括多个存储器管芯的存储器器件。在这样的实施例中，集成电路管芯50包括通过衬底通孔(tsv)互连的多个半导体衬底52。每个半导体衬底52可以具有(或可以不)具有互连结构60。
图2至图20示出了根据一些实施例的在形成第一封装组件100的工艺期间的中间步骤的截面图。示出了第一封装区域100a和第二封装区域100b，并且封装一个或更多个集成电路管芯50以在每个封装区域100a和100b中形成集成电路封装件。集成电路封装件也可以称为集成扇出(info)封装件。
在图2中，提供了载体衬底102，并且释放层104形成在载体衬底102上。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，使得可以在载体衬底102上同时形成多个封装件。释放层104可以由基于聚合物的材料形成，释放层104可以与载体衬底102一起从将在后续步骤中形成的上面的结构去除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，其在加热时失去其粘合特性，诸如光热转换(lthc)释放涂层。在其他实施例中，释放层104可以是紫外线(uv)胶，当暴露于uv光时会失去其粘合特性。释放层104可以以液体的形式分配并固化，可以是层压在载体衬底102上的层压膜等。释放层104的顶面可以是水平的并且可以具有高度的平面度。
在图3中，可以在释放层104上形成背侧再分布结构106。在所示的实施例中，背侧再分布结构106包括介电层108、金属化图案110(有时称为再分布层或再分布线)和介电层112。背侧再分布结构106是可选的。在一些实施例中，代替背侧再分布结构106，在释放层104上形成没有金属化图案的介电层。
介电层108可以形成在释放层104上。介电层108的底面可以与释放层104的顶面接触。在一些实施例中，介电层108由聚合物形成，诸如聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)等。在其他实施例中，介电层108由以下材料形成：氮化物，诸如氮化硅；氧化物，诸如氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)等。介电层108可以通过任何可接受的沉积工艺形成，诸如旋涂、cvd、层压等或它们的组合。
可以在介电层108上形成金属化图案110。作为形成金属化图案110的示例，在介电层108上方形成晶种层。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如物理气相沉积(pvd)等形成晶种层。然后，在晶种层上形成光刻胶并且图案化光刻胶。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案110。图案化形成穿过光刻胶的开口以暴露晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。可以通过诸如电镀或化学镀的镀来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除了光刻胶，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案110。
介电层112可以形成在金属化图案110和介电层108上。在一些实施例中，介电层112由聚合物形成，该聚合物可以是诸如pbo、聚酰亚胺、bcb等的光敏材料，可以使用光刻掩模图案化介电层112。在其他实施例中，介电层112由以下材料形成：氮化物，诸如氮化硅；氧化物，诸如氧化硅、psg、bsg、bpsg；等。介电层112可以通过旋涂、层压、cvd等或它们的组合来形成。然后，图案化介电层112以形成暴露金属化图案110的一部分的开口114。可以通过可接受的工艺来执行图案化，诸如当介电层112是光敏材料时，通过使介电层112暴露于光，或通过使用例如各向异性蚀刻的蚀刻。如果介电层112是光敏材料，则可以在曝光之后显影介电层112。
应当理解，背侧再分布结构106可以包括任何数量的介电层和金属化图案。如果要形成更多的介电层和金属化图案，则可以重复上述步骤和工艺。金属化图案可以包括导线和导电通孔。可以在金属化图案的形成期间通过在下面的介电层的开口中形成晶种层和金属化图案的导电材料来形成导电通孔。因此，导电通孔可以互连并且电耦合各种导线。
在图4中，可以在开口114中形成通孔116，并且通孔116远离背侧再分布结构106的最顶部介电层(例如，介电层112)延伸。通孔116是可选的，并且可以省略。例如，在省略了背侧再分布结构106的实施例中，可以(或者可以不)省略通孔116。作为形成通孔116的示例，在背侧再分布结构106上方(例如在介电层112和金属化图案110的由开口114暴露的部分上)形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如pvd等形成晶种层。在晶种层上形成光刻胶并且图案化光刻胶。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以用于图案化。光刻胶的图案对应于导电通孔。图案化形成穿过光刻胶的开口以暴露出晶种层。导电材料形成在光刻胶的开口中和晶种层的暴露部分上。可以通过诸如电镀或化学镀的镀来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成通孔116。
在图5中，通过粘合剂118将集成电路管芯50粘附到介电层112。在封装区域100a和100b的每个中粘附期望类型和数量的集成电路管芯50。在所示的实施例中，多个集成电路管芯50彼此相邻地粘附，包括第一集成电路管芯50a和第二集成电路管芯50b。第一集成电路管芯50a可以是逻辑设备，诸如中央处理单元(cpu)、图形处理单元(gpu)、片上系统(soc)、微控制器等。第二集成电路管芯50b可以是存储器器件，诸如动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯、混合存储器立方体(hmc)模块、高带宽存储器(hbm)模块等。在一些实施例中，集成电路管芯50a和50b可以是相同类型的管芯，诸如soc管芯。第一集成电路管芯50a和第二集成电路管芯50b可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。例如，第一集成电路管芯50a可以具有比第二集成电路管芯50b更高级的工艺节点。集成电路管芯50a和50b可以具有不同的尺寸(例如，不同的高度和/或表面积)，或者可以具有相同的尺寸(例如，相同的高度和/或表面积)。封装区域100a和100b中可用于通孔116的空间可能是有限的，特别是当集成电路管芯50a和50b包括具有大占用面积的器件(诸如soc)时。当封装区域100a和100b具有可用于通孔116的有限空间时，使用背侧再分布结构106允许改进的互连布置。
粘合剂118位于集成电路管芯50a和50b的背侧上，并且将集成电路管芯50a和50b粘附到背侧再分布结构106，诸如粘附到介电层112。粘合剂118可以是任何合适的粘合剂、环氧树脂、管芯附接膜(daf)等。粘合剂118可以施加到集成电路管芯50a和50b的背侧，或者可以施加在载体衬底102的表面上方。例如，在分割以形成单独的集成电路管芯50a和50b之前，粘合剂118可以施加到集成电路管芯50a和50b的背侧。
在图6中，在各个组件上和周围形成密封剂120。在形成之后，密封剂120密封通孔116以及集成电路管芯50a和50b。密封剂120可以是模塑料、环氧树脂等。密封剂120可以通过压缩模制、传递模制等施加，并且可以形成在载体衬底102上方，使得掩埋或覆盖通孔116和/或集成电路管芯50a和50b。密封剂120还形成在集成电路管芯50a和50b之间的间隙区域中(如果存在的话)。密封剂120可以以液体或半液体形式施加，然后固化。
在图7中，对密封剂120执行平坦化工艺以暴露通孔116和管芯连接件66。平坦化工艺还可以去除通孔116、介电层68和/或管芯连接件66的材料，直到管芯连接件66和通孔116暴露。在平坦化工艺之后，通孔116、管芯连接件66、介电层68和密封剂120的顶面是共面的。平坦化工艺可以是例如化学机械抛光(cmp)、研磨工艺等。在一些实施例中，例如，如果通孔116和/或管芯连接件66已经暴露，则可以省略平坦化。
在图8至图11中，在密封剂120、通孔116和集成电路管芯50a和50b上方形成前侧再分布结构122(参见图11)。前侧再分布结构122包括介电层124、128、132和136；以及金属化图案126、130和134。金属化图案也可以称为再分布层或再分布线。作为具有三层金属化图案的示例，示出了前侧再分布结构122。可以在前侧再分布结构122中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
在图8中，介电层124沉积在密封剂120、通孔116和管芯连接件66上。在一些实施例中，介电层124由诸如pbo、聚酰亚胺、bcb等的光敏材料形成，可以使用光刻掩模来图案化光敏材料。介电层124可以通过旋涂、层压、cvd等或它们的组合来形成。然后图案化介电层124。图案化形成开口，该开口暴露通孔116和管芯连接件66的一部分。图案化可以通过可接受的工艺，诸如当介电层124是光敏材料时通过将介电层124暴露于光或通过蚀刻，使用例如各向异性蚀刻。如果介电层124是光敏材料，则可以在曝光之后显影介电层124。
然后形成金属化图案126。金属化图案126包括位于介电层124的主表面上并沿着介电层124的主表面延伸的线部分(也称为导线)。金属化图案126还包括延伸穿过介电层124的通孔部分(也称为导电通孔)，以将通孔116与集成电路管芯50a和50b物理和电耦合。作为形成金属化图案126的示例，在介电层124上方和穿过介电层124延伸的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如pvd等形成晶种层。然后，在晶种层上形成光刻胶并且图案化光刻胶。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案126。该图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀的镀来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。导电材料和下面的晶种层的部分的组合形成金属化图案126。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除了光刻胶，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。
在图9中，介电层128沉积在金属化图案126和介电层124上。介电层128可以以类似于介电层124的方式形成，并且可以由与介电层124类似的材料形成。
然后形成金属化图案130。金属化图案130包括位于介电层128的主表面上并沿着介电层128的主表面延伸的线部分。金属化图案130还包括延伸穿过介电层128以物理和电耦合金属化图案126的通孔部分。金属化图案130可以以与金属化图案126类似的方式和类似的材料形成。在一些实施例中，金属化图案130具有与金属化图案126不同的尺寸。例如，金属化图案130的导线和/或通孔可以比金属化图案126的导线和/或通孔更宽或更厚。此外，金属化图案130可以形成为比金属化图案126更大的间距。
在图10中，介电层132沉积在金属化图案130和介电层128上。介电层132可以以类似于介电层124的方式形成，并且可以由与介电层124类似的材料形成。
然后形成金属化图案134。金属化图案134包括位于介电层132的主表面上并沿着介电层132的主表面延伸的线部分。金属化图案134还包括延伸穿过介电层132以物理和电耦合金属化图案130的通孔部分。金属化图案134可以以与金属化图案126类似的方式和类似的材料形成。金属化图案134是前侧再分布结构122的最顶部金属化图案。因此，前侧再分布结构122的所有中间金属化图案(例如，金属化图案126和130)设置在金属化图案134与集成电路管芯50a和50b之间。在一些实施例中，金属化图案134具有与金属化图案126和130不同的尺寸。例如，金属化图案134的导线和/或通孔可以比金属化图案126和130的导线和/或通孔更宽或更厚。此外，金属化图案134可以形成为比金属化图案130更大的间距。
在图11中，介电层136沉积在金属化图案134和介电层132上。介电层136可以以类似于介电层124的方式形成，并且可以由与介电层124类似的材料形成。介电层136是前侧再分布结构122的最顶部介电层。因此，前侧再分布结构122的所有金属化图案(例如，金属化图案126、130和134)设置在介电层136与集成电路管芯50a和50b之间。此外，前侧再分布结构122的所有中间介电层(例如，介电层124、128、132)设置在介电层136与集成电路管芯50a和50b之间。
在图12中，ubm138形成用于外部连接到前侧再分布结构122。ubm138具有位于介电层136的主表面上并沿着介电层136的主表面延伸的凸块部分，并且具有延伸通过介电层136的通孔部分，以物理和电耦合金属化图案134。结果，ubm138电耦合至通孔116以及集成电路管芯50a和50b。ubm138可以以几种工艺之一或几种工艺的组合来形成。
图13a至图13c示出了根据一些实施例的形成ubm138的方法。在第一封装组件100的区域的详细视图中示出了单个ubm138的形成。应当理解，为了清楚地示出，省略或放大了一些细节。此外，可以同时形成多个ubm138。
在图13a中，图案化介电层136以形成暴露金属化图案134的一部分的开口140。图案化可以通过可接受的工艺，诸如当介电层136为光敏材料时将介电层136暴露于光，或通过使用例如各向异性蚀刻进行蚀刻。如果介电层136是光敏材料，则可以在曝光之后使介电层136显影。开口140具有小的平均宽度w1。在一些实施例中，宽度w1在约20μm至约25μm的范围内，诸如约25μm。开口140的小宽度w1减少了ubm138接触的金属化图案134的数量。换句话说，ubm138接触金属化图案134的较小着陆焊盘。因此，可用于信号路由的金属化图案134的数量可以增加。
介电层136具有大的厚度，因此开口140具有大的深度d1。深度d1大于前侧再分布结构122的中间介电层的厚度。在一些实施例中，深度d1为至少约7μm，诸如在约10μm至约30μm的范围内，诸如约15μm。当前侧再分布结构122附接到另一衬底(在下面进一步讨论)时，介电层136的大厚度可以帮助减小施加在金属化图案126、130和134上的机械应力。特别地，因为介电层136是前侧再分布结构122的最顶部介电层，所以较大的厚度允许介电层136缓冲否则可能施加在前侧再分布结构122的中间介电层上的机械应力。因此，可以避免前侧再分布结构122中的裂纹和分层。在实验中，约15μm的深度d1使介电层136和金属化图案134之间的机械应变降低了约23％，并且在后处理和应力测试期间没有进一步的裂纹发展。
在图13b中，在介电层136上方和开口140中形成晶种层142。在一些实施例中，晶种层142是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层142包括钛层和位于钛层上方的铜层。晶种层142可以使用例如pvd等形成。然后，在晶种层142上形成光刻胶144并且图案化光刻胶。可以通过旋涂等形成光刻胶144。在一些实施例中，光刻胶144形成为在约10μm至约100μm的范围内的厚度t2，诸如约72μm。然后可以将光刻胶144暴露于光以用于图案化。光刻胶144的图案对应于ubm138。图案化形成穿过光刻胶144的开口146以暴露晶种层142。在形成之后，开口140和146具有组合的深度d2。在一些实施例中，深度d2在约5μm至约90μm的范围内，诸如约35μm。
在图13c中，在光刻胶144的开口146中和在晶种层142的暴露部分上形成导电材料148。导电材料148可以通过诸如电镀或化学镀等的镀形成。导电材料148可以包括金属，例如铜、钛、钨、铝等。然后，去除光刻胶144和晶种层142的其上未形成导电材料148的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶144。一旦去除光刻胶144，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除晶种层142的暴露部分。晶种层142的剩余部分和导电材料148形成ubm138。在ubm138以不同方式形成的实施例中，可以利用更多的光刻胶144和图案化步骤。
在形成之后，ubm138的通孔部分138a具有等于开口140的深度d1的厚度t1。厚度t1与宽度w1的比率可以称为ubm138的通孔部分138a的高宽比。在一些实施例中，开口140的高宽比在约1.33到约1.66的范围内。在实验中，高宽比在约1.33至约1.66的范围内使施加在金属化图案134上的机械应力降低了约14％。此外，在一些实施例中，金属化图案134具有在约0.8μm至约4μm的范围内的厚度t3。在一些实施例中，厚度t1与厚度t3的比率为至少6，诸如在约3.5至约10的范围内。
此外，在形成之后，ubm138的凸块部分138b的厚度t2大于厚度t1。在一些实施例中，厚度t2在约10μm至约40μm的范围内，诸如约30μm。这样的厚度t2还可以帮助减小施加在金属化图案134上的机械应力。在实验中，约30μm的厚度t2将施加在金属化图案134上的机械应力减小约10％。厚度t2与厚度t1的比率较大。在一些实施例中，厚度t2与厚度t1的比率为至少1.5，诸如在约1.5至约2.33的范围内。
此外，在形成之后，ubm138的通孔部分138a具有与开口140相同的宽度w1。ubm138的凸块部分138b具有小的平均宽度w2。在一些实施例中，宽度w2为至少50μm，诸如在约70μm至约105μm的范围内。在实验中，约82μm的宽度w2使施加在金属化图案134上的机械应力减小约10％。宽度w2大于宽度w1。小的平均宽度w2允许增加相邻ubm138之间的距离。因此可以降低随后形成的导电连接件在ubm138之间焊料桥接的风险。宽度w2与宽度w1的比率较大。在一些实施例中，宽度w2与宽度w1的比率为至少2.5，诸如在约2.5至约3.6的范围内。此外，在形成之后，ubm138具有组合厚度tc，厚度tc是厚度t1和t2之和。在一些实施例中，组合厚度tc在约20μm至约70μm的范围内。组合厚度tc与宽度w1的比率较大。在一些实施例中，组合厚度tc与宽度w1的比率为至少0.2，诸如在约0.2至约3.3的范围内。在实验中，约50μm的组合厚度tc与约15μm的宽度w1组合使施加在金属化图案134上的机械应力减小约15％。
如上所述，ubm138的各种值和比率允许增加前侧再分布结构122的机械可靠性。在实验中，开口140的高宽比的组合在约1.33至约1.66的范围内，厚度t1与厚度t3的比率在约3.5至约10的范围内，并且厚度t2与厚度t1的比率在约1.5至约2.33的范围内，允许ubm138经过2000次热应力测试而没有组件故障。
图14示出了根据一些其他实施例的ubm138。在第一封装组件100的第一区域10a和第二区域10b的详细视图中示出了多个ubm138。应当理解，为了清楚示出，省略或放大了一些细节。在该实施例中，ubm138的凸块部分138b在区域10a和10b两者中具有相同的宽度w2和厚度t2。此外，ubm138的通孔部分138a在区域10a和10b两者中具有相同的厚度t1。然而，ubm138的通孔部分138a在区域10a和10b中具有不同的宽度。例如，第一区域10a中的ubm138的通孔部分138a具有第一宽度w1a，并且第二区域10b中的ubm138的通孔部分138a具有第二宽度w1b。宽度w1a和w1b相差较大。在一些实施例中，宽度w1a和w1b之间的差为至少5μm，诸如在约25μm至约45μm的范围内。在较高机械应力下的区域中形成较窄宽度的通孔部分。例如，当第一区域10a比第二区域10b承受更高的机械应力时，宽度w1a小于宽度w1b。
图15示出了根据一些其他实施例的ubm138。在第一封装组件100的区域的详细视图中示出了单个ubm138。应当理解，为了图示清楚，省略或放大了一些细节。此外，可以同时形成多个ubm138。在该实施例中，ubm138具有多个通孔部分138a，每个通孔部分138a具有相同的宽度w1。给定ubm138的每个通孔部分138a接触金属化图案134的相同着陆焊盘。ubm138可以具有任何数量的通孔部分138a，诸如2到4的范围内的数量。附加通孔部分138a可以帮助缓冲否则可能施加在前侧再分布结构122的中间金属化图案上的机械应力。因此可以避免前侧再分布结构122中的破裂和分层。
图16示出了根据一些其他实施例的ubm138。在第一封装组件100的区域的详细视图中示出了单个ubm138。应当理解，为了图示清楚，省略或放大了一些细节。此外，可以同时形成多个ubm138。在该实施例中，ubm138具有多个通孔部分138a，每个通孔部分138a具有不同的宽度。例如，ubm138可以具有第一宽度w1c的第一通孔部分和具有第二宽度w1d的第二通孔部分。宽度w1c和w1d可以不同。在一些实施例中，宽度w1c和w1d之间的差为至少5μm，诸如在约25μm至约45μm的范围内。
图17a至图17o是根据图15和图16的实施例的ubm138的俯视图。ubm138的通孔部分138a和凸块部分138b在俯视图中可以具有几种可能的形状。此外，ubm138的通孔部分138a和凸块部分138b在俯视图中可以具有相同的形状，或者在俯视图中可以具有不同的形状。通孔部分138a可以具有圆形形状(见图17a至图17e)、四边形/正方形形状(见图17f至图17j)和/或八边形形状(见图17k至图17o)。单个ubm138可以包括不同形状的多个通孔部分138a。同样，凸块部分138b可以具有圆形形状(见图17a、图17f和图17k)、椭圆形形状(见图17b、图17g和图17l)、八边形形状(见图17c、图17h和图17m)、六边形形状(见图17d、图17i和图17n)和/或四边形/正方形(见图17e、图17j和图17o)。此外，具有不同形状的凸块部分138b的ubm138可以组合在同一封装件上。
在图18中，导电连接件150形成在ubm138上。导电连接件150可以是球栅阵列(bga)连接件、焊球、金属柱、可控塌陷芯片连接(c4)凸块、微凸块、化学镀镍化学镀钯浸金技术(enepig)形成的凸块等。导电连接件150可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，通过最初通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层来形成导电连接件150。一旦在结构上形成焊料层，就可以执行回流以将材料成形为所需的凸块形状。在另实施例中，导电连接件150包括通过溅射、印刷、电镀、化学镀、cvd等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
在图19中，执行载体衬底脱粘以将载体衬底102与背侧再分布结构106(例如，介电层108)分离(或“脱粘”)。根据一些实施例，脱粘包括在释放层104上投射诸如激光或uv光的光，使得释放层104在光的热量下分解，并且可以去除载体衬底102。然后将结构翻转并放置在胶带上。
在图20中，导电连接件152形成为延伸穿过介电层108以接触金属化图案110。开口形成为穿过介电层108以暴露金属化图案110的部分。例如，可以使用激光钻孔、蚀刻等形成开口。导电连接件152形成在开口中。在一些实施例中，导电连接件152包括助焊剂并且在助焊剂浸渍工艺中形成。在一些实施例中，导电连接件152包括诸如焊膏、银膏等的导电膏，并且在印刷工艺中被分配。在一些实施例中，导电连接件152以类似于导电连接件150的方式形成，并且可以由与导电连接件150类似的材料形成。
图21和图22示出了根据一些实施例的器件堆叠件的形成和实施方式。器件堆叠件由形成在第一封装组件100中的集成电路封装件形成。器件堆叠件也可以称为叠层封装(pop)结构。由于pop结构包括info封装件，因此它们也可以称为info-pop结构。
在图21中，第二封装组件200耦合至第一封装组件100。第二封装组件200中的一个耦合在封装区域100a和100b的每个中，以在第一封装组件100的每个区域中形成集成电路器件堆叠件。
第二封装组件200包括衬底202和耦合至衬底202的一个或多个堆叠管芯210(210a和210b)。尽管示出了一组堆叠管芯210(210a和210b)，但是在其他实施例中，多个堆叠管芯210(每个具有一个或多个堆叠管芯)可以并排设置成耦合至衬底202的相同表面。衬底202可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。另外，衬底202可以是绝缘体上硅(soi)衬底。通常，soi衬底包括半导体材料层，诸如外延硅、锗、硅锗、soi、绝缘体上硅锗(sgoi)或它们的组合。在一个可选实施例中，衬底202基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，诸如fr4。芯材料的替代材料包括双马来酰亚胺三嗪(bt)树脂，或者可选地，其他印刷电路板(pcb)材料或膜。诸如味之素(ajinomoto)堆积膜(abf)的堆积膜或其他层压件可以用于衬底202。
衬底202可以包括有源和无源器件(未示出)。可以使用诸如晶体管、电容器、电阻器、这些的组合的多种器件来生成第二封装组件200的设计的结构和功能要求。可以使用任何适当的方法来形成器件。
衬底202还可以包括金属化层(未示出)和导电通孔208。金属化层可以形成在有源和无源器件上方，并且设计为连接各种器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，通孔互连导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底202基本上没有有源和无源器件。
衬底202可以在衬底202的第一侧上具有接合焊盘204以耦合至堆叠管芯210，并且在衬底202的第二侧上具有接合焊盘206以耦合至导电连接件152，第二侧与衬底202的第一侧相对。在一些实施例中，通过在衬底202的第一侧和第二侧上的介电层(未示出)中形成凹槽来形成接合焊盘204和206。凹槽可以形成为允许焊盘204和206嵌入介电层中。在其他实施例中，由于可以在介电层上形成接合焊盘204和206，因此省略了凹槽。在一些实施例中，接合焊盘204和206包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层。接合焊盘204和206的导电材料可以沉积在薄晶种层上方。可以通过电化学镀工艺、化学镀工艺、cvd、原子层沉积(ald)、pvd等或它们的组合来形成导电材料。在实施例中，接合焊盘204和206的导电材料是铜、钨、铝、银、金等或它们的组合。
在实施例中，接合焊盘204和接合焊盘206是ubm，ubm包括三层导电材料，诸如钛层、铜层和镍层。材料和层的其他布置(诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置)可以用于形成接合焊盘204和206。可以用于接合焊盘204和206的任何合适的材料或材料层完全意图包括在本申请的范围内。在一些实施例中，导电通孔208延伸穿过衬底202，并且将接合焊盘204中的至少一个耦合至接合焊盘206中的至少一个。
在所示的实施例中，尽管可以使用诸如导电凸块的其他连接件，但是堆叠管芯210通过引线接合212耦合至衬底202。在实施例中，堆叠管芯210是堆叠的存储器管芯。例如，堆叠管芯210可以是诸如低功率(lp)双倍数据速率(ddr)存储器模块的存储器管芯，诸如lpddr1、lpddr2、lpddr3、lpddr4等存储器模块。
可以通过模制材料214来密封堆叠管芯210和引线接合212。例如，可以使用压缩模制将模塑材料214模制在堆叠管芯210和引线接合212上。在一些实施例中，模制材料214是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以执行固化工艺以固化模制材料214；固化工艺可以是热固化、uv固化等或它们的组合。
在一些实施例中，将堆叠管芯210和引线接合212掩埋在模制材料214中，并且在模制材料214固化之后，执行平坦化步骤，诸如研磨，以去除模制材料214的多余部分，并且为第二封装组件200提供基本平坦的表面。
在形成第二封装组件200之后，通过导电连接件152、接合焊盘206和背侧再分布结构106将第二封装组件200机械和电接合至第一封装组件100。在一些实施例中，堆叠管芯210可以通过引线接合212、接合焊盘204和206、导电通孔208、导电连接件152、背侧再分布结构106、通孔116和前侧再分布结构122耦合至集成电路管芯50a和50b。
在一些实施例中，在衬底202的与堆叠管芯210相对的一侧上形成阻焊剂。可以将导电连接件152设置在阻焊剂中的开口中以电和机械地耦合至衬底202中的导电部件(例如，接合焊盘206)。阻焊剂可以用于保护衬底202的区域免受外部损坏。
在一些实施例中，导电连接件152具有在用第二封装组件200附接到第一封装组件100之后剩余的环氧助焊剂的环氧树脂部分中的至少一些回流之前在其上形成的环氧助焊剂。
在一些实施例中，在第一封装组件100和第二封装组件200之间形成底部填充物，围绕导电连接件152。底部填充物可以减小应力并保护由导电连接件152的回流产生的接头。底部填充物可以在附接第二封装组件200之后通过毛细管流动工艺形成，或者可以在附接第二封装组件200之前通过适当的沉积方法形成。在形成环氧助焊剂的实施例中，它可以用作底部填充物。
在图22中，通过沿着例如第一封装区域100a和第二封装区域100b之间的划线区域进行锯切来执行分割处理。锯切将第一封装区域100a与第二封装区域100b分开。所得的单个器件堆叠件来自第一封装区域100a或第二封装区域100b中的一个。在一些实施例中，在第二封装组件200耦合至第一封装组件100之后执行分割工艺。在其他实施例中，在第二封装组件200耦合至第一封装组件100之前执行分割工艺，诸如在载体衬底102脱粘并且形成导电连接件152之后。
然后，使用导电连接件150将每个分割的第一封装组件100安装到封装衬底300。封装衬底300包括衬底芯302和位于衬底芯302上方的接合焊盘304。衬底芯302可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。另外，衬底芯302可以是soi衬底。通常，soi衬底包括半导体材料层，诸如外延硅、锗、硅锗、soi、sgoi或它们的组合。在一个可选实施例中，衬底芯302基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，诸如fr4。芯材料的替代材料包括双马来酰亚胺-三嗪bt树脂，或者可选地其他pcb材料或膜。诸如abf或其他层压件的堆积膜可用于衬底芯302。
衬底芯302可以包括有源和无源器件(未示出)。如本领域的普通技术人员将认识到的，诸如晶体管、电容器、电阻器、它们的组合等的多种器件可以用于生成器件堆叠件的设计的结构和功能要求。可以使用任何合适的方法来形成器件。
衬底芯302还可包括金属化层和通孔(未示出)，其中接合焊盘304物理和/或电耦合至金属化层和通孔。金属化层可以形成在有源和无源器件上方，并且设计为连接各种器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，通孔互连导电材料层，并且可以通过任何合适的工艺(例如沉积，镶嵌、双镶嵌等)形成。在一些实施例中，衬底芯302基本上没有有源和无源器件。
在一些实施例中，回流导电连接件150以将第一封装组件100附接到接合焊盘304。导电连接件150将封装衬底300(包括衬底芯302中的金属化层)电和/或物理耦合至第一封装组件100。在一些实施例中，阻焊剂306形成在衬底芯302上。导电连接件150可设置在阻焊剂306中的开口中，以电和机械耦合至接合焊盘304。阻焊剂306可以用于保护衬底202的区域免受外部损坏。
导电连接件150可以具有在用第一封装组件100附接到封装衬底300之后剩余的环氧助焊剂的环氧树脂部分中的至少一些回流之前在其上形成的环氧助焊剂(未示出)。剩余的环氧树脂部分可用作底部填充物，以减小应力并保护由回流导电连接件150产生的接头。在一些实施例中，底部填充物308可以形成在第一封装组件100和封装衬底300之间并围绕导电连接件150。底部填充物308可以在附接第一封装组件100之后通过毛细管流动工艺形成，或者可以在附接第一封装组件100之前通过合适的沉积方法形成。
在一些实施例中，无源器件(例如，未示出的表面安装器件(smd))也可以附接到第一封装组件100(例如，附接到ubm138)或封装衬底300(例如，附接到接合焊盘304)。例如，无源器件可以与导电连接件150接合到第一封装组件100或封装衬底300的相同表面。无源器件可以在将第一封装组件100安装在封装衬底300上之前附接到封装组件100，或者可以在将第一封装组件100安装在封装衬底300上之前或之后附接到封装衬底300。
应当理解，第一封装组件100可以在其他器件堆叠件中实现。例如，示出了pop结构，但是第一封装组件100也可以以翻转芯片球栅阵列(fcbga)封装件来实现。在这样的实施例中，第一封装组件100安装到诸如封装衬底300的衬底，但是省略第二封装组件200。替代地，可以将盖或散热器附接到第一封装组件100。当省略第二封装组件200时，也可以省略背侧再分布结构106和通孔116。
也可以包括其他部件和工艺。例如，可以包括测试结构以辅助3d封装或3dic器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，测试焊盘允许使用探针和/或探针卡等对3d封装或3dic进行测试。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与结合已知良模的中间验证的测试方法结合使用，以增加良率并降低成本。
图23示出了根据一些其他实施例的器件堆叠件。在该实施例中，省略了背侧再分布结构106、通孔116和第二封装组件200。此外，第一封装组件100包括一个第一集成电路管芯50a(例如，逻辑器件)和多个第二集成电路管芯50b(例如，存储器器件)。在本实施例中，第二集成电路管芯50b是诸如包括多个半导体衬底52和互连结构60的存储器立方体的堆叠器件。
实施例可以实现优点。第一封装组件100和封装衬底300可以具有不匹配的热膨胀系数(cte)。差异可能较大。例如，在一些实施例中，第一封装组件100可以具有在10ppm至30ppm范围内的cte，并且封装衬底300可以具有在3ppm至17ppm范围内的cte。大的cte差异导致在测试或操作期间机械应力施加在前侧再分布结构122上。介电层136的增加的厚度允许介电层136缓冲机械应力。因此，可以避免前侧再分布结构122中的破裂和分层，并且可以减小ubm138的平均宽度。通过减小ubm138的平均宽度，可以减少与ubm138接触的金属化图案134的数量。因此可以增加可用于信号路由的金属化图案134的数量。减小ubm138的宽度还降低了导电连接件150在ubm138之间焊料桥接的风险。
在实施例中，一种器件包括：集成电路管芯；密封剂，至少部分地密封集成电路管芯；导电通孔，延伸穿过密封剂；再分布结构，位于密封剂上，再分布结构包括：金属化图案，电耦合至导电通孔和所述集成电路管芯；介电层，位于金属化图案上，该介电层具有10μm至30μm的第一厚度；以及第一凸块下金属(ubm)，具有延伸穿过介电层的第一通孔部分和位于介电层上的第一凸块部分，第一ubm物理和电耦合至金属化图案，第一通孔部分具有第一宽度，第一厚度与第一宽度的比率为1.33至1.66。
在该器件的一些实施例中，第一凸块部分具有第二宽度，第二宽度与第一宽度的比率为至少2.5。在该器件的一些实施例中，第一宽度为20μm至25μm。在该器件的一些实施例中，第二宽度为70μm至105μm。在器件的一些实施例中，第一凸块部分具有第二厚度，第二厚度与第一厚度的比率为至少1.5。在该器件的一些实施例中，第二厚度为10μm至40μm。在该器件的一些实施例中，金属化图案具有第三厚度，第一厚度与第三厚度的比率为至少6。在该器件的一些实施例中，第三厚度为0.8μm至4μm。在该器件的一些实施例中，再分布结构还包括：第二ubm，具有延伸穿过介电层的第二通孔部分和位于介电层上的第二凸块部分，第二ubm物理和电耦合至金属化图案，第二通孔部分具有第二宽度，第二宽度比第一宽度大至少5μm。在器件的一些实施例中，第一ubm还具有延伸穿过介电层的第二通孔部分，介电层的部分位于第一通孔部分和第二通孔部分之间，并且第一ubm的第一通孔部分和第二通孔部分接触金属化图案的相同着陆焊盘。在器件的一些实施例中，第二通孔部分具有与第一通孔部分相同的宽度。在该器件的一些实施例中，第二通孔部分具有第二宽度，第二宽度比第一宽度大至少5μm。在该器件的一些实施例中，第一ubm的第一凸块部分、第一通孔部分和第二通孔部分在俯视图中具有相同的形状。在该器件的一些实施例中，第一ubm的第一凸块部分在俯视图中具有第一形状，并且第一ubm的第一通孔部分和第二通孔部分在俯视图中具有第二形状，第一形状不同于第二形状。
在实施例中，一种方法包括：形成从载体衬底延伸的导电通孔；将集成电路管芯放置为邻近导电通孔；用密封剂密封集成电路管芯和导电通孔；在密封剂上沉积第一介电层；在第一介电层中图案化第一开口，第一开口暴露集成电路管芯和导电通孔；在第一开口中并且沿着所述第一介电层形成金属化图案，金属化图案电耦合导电通孔和集成电路管芯；在金属化图案上沉积第二介电层，第二介电层的第一厚度为10μm至30μm；在第二介电层中图案化第二开口，第二开口暴露金属化图案，第二开口具有第一宽度，第一厚度与第一宽度的比率为1.33至1.66；以及在第二开口中并且沿着第二介电层形成第一凸块下金属(ubm)，第一ubm物理和电耦合至金属化图案。
在一些实施例中，该方法还包括：在第二介电层中图案化第三开口，第三开口暴露金属化图案，并且形成第一ubm还包括在第三开口中形成第一ubm。在一些实施例中，该方法还包括：在第二介电层中图案化第三开口，第三开口暴露金属化图案，该第三开口具有第二宽度，第二宽度小于第一宽度；以及在第三开口中并且沿着第二介电层形成第二ubm，第二ubm物理和电耦合至金属化图案。
在实施例中，一种方法包括：形成从载体衬底延伸的导电通孔；将集成电路管芯放置为邻近导电通孔；用密封剂密封集成电路管芯和导电通孔；形成金属化图案，金属化图案电耦合导电通孔和集成电路管芯；在金属化图案上沉积介电层；在介电层中图案化第一开口，第一开口暴露金属化图案的着陆焊盘，每个第一开口具有不同的宽度；以及在介电层上方形成掩模，掩模具有暴露每个第一开口的第二开口；以及在第一开口和第二开口中镀凸块下金属(ubm)，第一开口中的ubm的部分在俯视图中均具有第一形状，第二开口中的ubm的部分在俯视图中具有第二形状，第二形状不同于第一形状。
在该方法的一些实施例中，介电层具有10μm至30μm的第一厚度。在该方法的一些实施例中，每个第一开口的第一厚度与宽度的比率为1.33至1.66。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
1.一种半导体器件，包括：
集成电路管芯；
密封剂，至少部分地密封所述集成电路管芯；
导电通孔，延伸穿过所述密封剂；
再分布结构，位于所述密封剂上，所述再分布结构包括：
金属化图案，电耦合至所述导电通孔和所述集成电路管芯；
介电层，位于所述金属化图案上，所述介电层具有10μm至30μm的第一厚度；以及
第一凸块下金属(ubm)，具有延伸穿过所述介电层的第一通孔部分和位于所述介电层上的第一凸块部分，所述第一凸块下金属物理和电耦合至所述金属化图案，所述第一通孔部分具有第一宽度，所述第一厚度与所述第一宽度的比率为1.33至1.66。
2.根据权利要求1所述的半导体器件，其中，所述第一凸块部分具有第二宽度，所述第二宽度与所述第一宽度的比率为至少2.5。
3.根据权利要求2所述的半导体器件，其中，所述第一宽度为20μm至25μm。
4.根据权利要求2所述的半导体器件，其中，所述第二宽度为70μm至105μm。
5.根据权利要求1所述的半导体器件，其中，所述第一凸块部分具有第二厚度，所述第二厚度与所述第一厚度的比率为至少1.5。
6.根据权利要求5所述的半导体器件，其中，所述第二厚度为10μm至40μm。
7.根据权利要求5所述的半导体器件，其中，所述金属化图案具有第三厚度，所述第一厚度与所述第三厚度的比率为至少6。
8.根据权利要求7所述的半导体器件，其中，所述第三厚度为0.8μm至4μm。
9.一种形成半导体器件的方法，包括：
形成从载体衬底延伸的导电通孔；
将集成电路管芯放置为邻近所述导电通孔；
用密封剂密封所述集成电路管芯和所述导电通孔；
在所述密封剂上沉积第一介电层；
在所述第一介电层中图案化第一开口，所述第一开口暴露所述集成电路管芯和所述导电通孔；
在所述第一开口中并且沿着所述第一介电层形成金属化图案，所述金属化图案电耦合所述导电通孔和所述集成电路管芯；
在所述金属化图案上沉积第二介电层，所述第二介电层的第一厚度为10μm至30μm；
在所述第二介电层中图案化第二开口，所述第二开口暴露所述金属化图案，所述第二开口具有第一宽度，所述第一厚度与所述第一宽度的比率为1.33至1.66；以及
在所述第二开口中并且沿着所述第二介电层形成第一凸块下金属(ubm)，所述第一凸块下金属物理和电耦合至所述金属化图案。
10.一种形成半导体器件的方法，包括：
形成从载体衬底延伸的导电通孔；
将集成电路管芯放置为邻近所述导电通孔；
用密封剂密封所述集成电路管芯和所述导电通孔；
形成金属化图案，所述金属化图案电耦合所述导电通孔和所述集成电路管芯；
在所述金属化图案上沉积介电层；
在所述介电层中图案化第一开口，所述第一开口暴露所述金属化图案的着陆焊盘，每个所述第一开口具有不同的宽度；
在所述介电层上方形成掩模，所述掩模具有暴露每个所述第一开口的第二开口；以及
在所述第一开口和所述第二开口中镀凸块下金属(ubm)，所述第一开口中的所述凸块下金属的部分在俯视图中均具有第一形状，所述第二开口中的所述凸块下金属的部分在所述俯视图中具有第二形状，所述第二形状不同于所述第一形状。
技术总结