本发明的实施例涉及集成电路、集成电路器件及其形成方法。
背景技术：
集成电路(ic)工艺已经经历了指数增长。ic材料和设计中的技术进步已经产生了多代ic，其中，每一代都比上一代具有更小且更复杂的电路。在ic发展工艺中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小还增加了处理和制造ic的复杂性，为了实现这些进步，需要ic处理和制造中的类似发展。例如，为了促进改进的ic技术节点所需的ic部件的密集封装，可以将金属栅极配置为具有不同的功函数，以启用具有不同阈值电压的晶体管，诸如p型晶体管和n型晶体管。这使得p型晶体管的金属栅极(配置有第一功函数的第一金属栅极部分)与n型晶体管的金属栅极(配置有第二功函数的第二金属栅极部分)共享界面(或边界)。已经观察到，金属在整个界面上的扩散会导致p型晶体管和n型晶体管的所需阈值电压发生变化，随着ic部件尺寸的缩小，这种变化加剧。因此，虽然现有的金属栅极制造技术和产生的金属栅极对于它们预期的目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现要素：
本发明的实施例提供了一种集成电路器件，包括：栅极结构，具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在所述第一部分和所述第二部分之间的第三部分，其中：所述第三部分的配置与所述第一部分的配置和所述第二部分的配置不同，所述第一部分的配置与所述第二部分的配置不同，以及所述第三部分的配置阻挡金属组分在所述第一部分和所述第二部分之间的扩散。
本发明的另一实施例提供了一种集成电路，包括：金属栅极，包括第一部分、第二部分和第三部分，其中，所述第二部分设置在所述第一部分和所述第三部分之间，其中：所述第一部分包括第一栅极介电层、设置在所述第一栅极介电层上方的第一p型功函层，以及设置在所述第一p型功函层上方的第一n型功函层，所述第二部分包括第二栅极介电层和设置在所述第二栅极介电层上方的第二p型功函层，以及所述第三部分包括第三栅极介电层、设置在所述第三栅极介电层上方的第三p型功函层，以及设置在所述第三p型功函层上方的第二n型功函层，以及所述第二p型功函层将所述第一n型功函层与所述第二n型功函层分隔开，从而使得所述第一n型功函层不与所述第二n型功函层共享界面。
本发明的又一实施例提供了一种形成集成电路器件的方法，包括：去除伪栅极以在栅极结构中形成栅极沟槽，其中，所述栅极结构包括与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域以及位于第一晶体管区域和第二晶体管区域之间的边界区域；在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极沟槽中形成栅极介电层；在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极介电层上方的所述栅极沟槽中形成p型功函层，其中，所述p型功函层在所述第一晶体管区域中具有第一厚度、在所述第二晶体管区域中具有第二厚度以及在所述边界区域中具有第三厚度，其中，所述p型功函层和所述栅极介电层填充所述边界区域中的所述栅极沟槽；以及在所述第一晶体管区域和所述第二晶体管区域中的所述p型功函层上方的所述栅极沟槽中形成n型功函层。
附图说明
当结合附图实施阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造集成电路器件的方法的流程图。
图2a至图11a、图2b至图11b、图2c至图11c和图2d至图11d是根据本发明的各个方面的处于各个制造阶段(诸如与图1中的方法相关的那些)的集成电路器件的部分或全部的局部示意图。
图12是根据本发明的各个方面的示出阈值电压偏移作为栅极边界距离的函数的图。
图13、图14和图15是根据本发明的各个方面的掩模结构的局部示意顶视图，该掩模结构可以部分或全部用于制造ic器件中的具有中性(或势垒)区域的栅极结构。
具体实施方式
本发明总体上涉及集成电路(ic)器件，并且更具体地涉及用于ic器件的栅极结构，诸如鳍式场效应晶体管(finfet)及其制造方法。
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二种部件上方或者上形成第一种部件可以包括第一种部件和第二种部件直接接触形成的实施例，并且也可以包括在第一种部件和第二种部件之间可以形成额外的部件，从而使得第一种部件和第二种部件可以不直接接触的实施例。
此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，在本发明的以下描述中，一个部件形成在另一部件上、连接至另一部件和/或耦接至另一部件可以包括部件形成为直接接触的实施例，并且也可以包括在部件之间形成额外的部件，从而使得部件可以不直接接触的实施例。此外，为了便于描述，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“上”、“下”、“顶部”、“底部”以及它们的衍生词(例如，“水平地”、“向下”、“向上”等)用于指示本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。
集成电路(ic)通常实现跨越具有不同阈值电压的晶体管的栅极结构。例如，ic器件可以包括与n型finfet相邻设置的p型finfet，其中，跨越p型finfet和n型finfet的栅极结构包括被配置为用于p型finfet的第一金属栅极(以下称为p型finfet的金属栅极)和被配置为用于n型finfet的第二金属栅极(以下称为n型finfet的金属栅极)。在这种配置中，p型finfet的金属栅极和n型finfet的金属栅极共享界面或边界(以下称为n/p(或p/n)边界)。虽然p型finfet和n型finfet被配置为独立地操作，但是已经观察到横跨n/p边界的金属扩散会不期望地偏移p型finfet和/或n型finfet的阈值电压。例如，从n型finfet的金属栅极横跨n/p边界扩散到p型finfet的金属栅极的铝会增加p型finfet的阈值电压。在一些情况下，p型finfet的阈值电压高于金属栅极不邻接n型finfet的金属栅极的类似配置的p型finfet的阈值电压。随着finfet尺寸不断缩小以满足改进的ic技术节点的需求，这种n/p边界效应更加严重。因此需要改进。
本发明提出在p型finfet的金属栅极和n型finfet的金属栅极之间的栅极结构中实现中性区域(区)。栅极结构的中性区域被配置为消除(或阻止)p型finfet的金属栅极和n型finfet的金属栅极之间的金属扩散路径，诸如铝扩散路径。中性区域因此可以被称为栅极结构的金属扩散阻挡层。所提出的中性区域可以显着降低n/p边界效应，从而防止p型finfet和/或n型finfet发生不希望的阈值电压偏移。在实例中，所提出的栅极结构的p型finfet的金属栅极和n型finfet的金属栅极的每个均可以包括p型金属层和n型金属层，其中，p型finfet的金属栅极的p型金属层和n型金属层的配置与n型finfet的金属栅极的p型金属层和n型金属层的配置不同。在一些实施方式中，p型金属层和n型金属层的配置用于实现p型finfet的金属栅极的与n型finfet的金属栅极的功函数不同的功函数。在进一步实例中，中性区域可以包括p型金属层而没有n型金属层。在n型金属层包括铝的实施方式中，中性区域的p型金属层阻止或防止铝从p型finfet的金属栅极和n型finfet的金属栅极扩散，反之亦然，从而减小n/p边界效应。
图1是根据本发明的各个方面的用于制造具有配置有不同功函数以启用具有不同阈值电压的晶体管的栅极结构的ic器件的方法10的流程图，晶体管诸如p型晶体管和n型晶体管。在块20中，方法10包括去除伪栅极以在栅极结构中形成栅极沟槽，其中，该栅极沟槽跨越与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域，以及位于第一晶体管区域和第二晶体管区域之间的边界区域。在块30中，方法10包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极沟槽中形成栅极介电层。在块40中，方法10包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方的栅极沟槽中形成p型功函层。p型功函层在第一晶体管区域中具有第一厚度、在第二晶体管区域中具有第二厚度，并且在边界区域中具有第三厚度。p型功函层和栅极介电层填充边界区域中的栅极沟槽。在一些实施方式中，形成p型功函层包括在填充栅极沟槽的栅极介电层上沉积p型功函材料，在掩蔽第二晶体管区域和边界区域中的p型功函材料的同时，将p型功函材料回蚀刻到第一晶体管区域中的第一厚度，并且在掩蔽第一晶体管区域和边界区域中的p型功函材料的同时，将p型功函材料回蚀刻到第二晶体管区域中的第二厚度。在一些实施方式中，形成p型功函层包括在第一晶体管区域、第二晶体管区域和第三晶体管区域中的栅极介电层上方沉积第一p型功函材料；从第一晶体管区域去除第一p型功函材料(同时掩蔽第二晶体管区域和边界区域中的第一p型功函材料)；在第一晶体管区域中的栅极介电层、第二晶体管区域中的第一p型功函材料和边界区域中的第一p型功函材料上方沉积第二p型功函材料；从第一晶体管区域和第二晶体管区域去除第二p型功函材料(同时掩蔽边界区域中的第二p型功函材料)；在第一晶体管区域中的栅极介电层、第二晶体管区域中的第一p型功函材料和边界区域中的第二p型功函材料上方沉积第三p型功函材料。根据ic器件的设计要求，第一p型功函材料、第二p型功函材料和第三p型功函材料可以相同或不同。在块50中，方法10包括在第一晶体管区域和第二晶体管区域中的p型功函层上方的栅极沟槽中形成n型功函层。在一些实施方式中，方法10可以继续在第一晶体管区域中的n型功函层上方的栅极沟槽中形成金属体层。可以在方法10之前、期间和之后提供额外的步骤，并且对于方法10的其它实施例，可以移动、替换或消除所描述的一些步骤。
参见图2a至图11a、图2b至图11b、图2c至图11c以及图2d至图11d是根据本发明的各个方面的处于各个制造阶段(诸如与图1中的方法10相关的那些)的部分或全部的ic器件100的局部示意图。具体地，图2a至图11a是x-y平面中的ic器件100的俯视图，图2b至图11b是分别沿着图2a至图11a的线b-b的x-z平面中的ic器件100的示意性截面图，图2c至图11c是分别沿着图2a至图11a的线c-c的x-z平面中的ic器件100的示意性截面图，并且图2d至图11d是分别沿着图2a至图11a的线d-d的x-z平面中的ic器件100的示意性截面图。ic器件100可以包括在微处理器、存储器和/或其它集成电路器件中。在一些实施方式中，ic器件100可为ic芯片的部分、片上系统(soc)或它们的部分，其包含各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型fet(pfet)、n型fet(nfet)，金属氧化物半导体fet(mosfet)、互补mos(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。取决于ic器件100的设计要求，各个晶体管可以是平面晶体管或多栅极晶体管，诸如finfet。为了清楚的目的，已经简化了图2a至图11a、图2b至图11b中、图2c至图11c和图2d至图11d以更好的理解本发明的发明构思。可以在ic器件100中添加额外的部件，并且在ic器件100的其它实施例中，可以替换、修改或消除以下所描述的一些部件。
转至图2a至图2d，ic器件100包括衬底(晶圆)110。在所示出的实施例中，衬底110是包括硅的块状衬底。可选地或额外地，块状衬底包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉和/或碲化镉；合金半导体，诸如sige、sipc、gaasp、alinas、algaas、gainas、gainp和/或gainasp；其它iii-v族材料；其它ii-iv族材料；或它们的组合。可选地，衬底110是绝缘体上半导体衬底，诸如绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底或绝缘体上锗(goi)衬底。绝缘体上半导体衬底可以使用注氧隔离(simox)、晶圆接合和/或其它合适的方法来制造。衬底110包括根据ic器件100的设计要求配置的各个掺杂区域，诸如掺杂区域112和掺杂区域114。在一些实施方式中，掺杂区域是掺杂有p型掺杂剂的p型掺杂区域(例如，p型阱)，p型掺杂剂诸如硼(例如bf2)、铟、其它p型掺杂剂或它们的组合。在一些实施方式中，掺杂区域是掺杂有诸如磷、砷、其它n型掺杂剂或它们的组合的n型掺杂剂的n型掺杂区域(例如，n型阱)。在一些实施方式中，掺杂区域包括p型掺杂剂和n型掺杂剂的组合。在图2a至图2d中，掺杂区域112被配置用于在p型finfet区域116a中形成至少一个p型finfet，并且掺杂区域114被配置用于在ic器件100的n型finfet区域116b中形成至少一个n型finfet。例如，掺杂区域112是n型阱，而掺杂区域114是p型阱。各个掺杂区域可以直接形成在衬底110上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。
鳍120a、鳍120b、鳍120c和鳍120d(也称为鳍结构或有源鳍区域)设置在衬底110上方。鳍120a至120d基本上彼此平行地定向，每个均具有在x方向上限定的长度、在y方向上限定的宽度和在z方向上限定的高度。鳍120a至120d中的每个都具有沿着其在x方向上的长度限定的至少一个沟道区域、至少一个源极区域和至少一个漏极区域，其中，沟道区域设置在源极区域和漏极区域之间(通常是称为源极/漏极区域)。沟道区域包括限定在侧壁部分之间的顶部，其中，顶部和侧壁部分与栅极结构(如下所描述的)接合，使得电流可以在操作期间在源极/漏极区域之间流动。源极/漏极区域还包括在侧壁部分之间限定的顶部。在一些实施方式中，鳍120a至120d是衬底110的部分(诸如衬底110的材料层的部分)。例如，在衬底110包括硅的情况下，鳍120a至120d包括硅。可选地，在一些实施方式中，鳍120a至120d限定在衬底110上面的材料层中，诸如一个或多个半导体材料层。例如，鳍120a至120d可以包括设置在衬底110上方的具有各个半导体层的半导体层堆叠件(诸如异质结构)。半导体层可以包括任何合适的半导体材料，诸如硅、锗、硅锗、其它合适的半导体材料或它们的组合。取决于ic器件100的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料组成的半导体层和由第二材料组成的半导体层。例如，半导体层堆叠件使硅层和硅锗层交替(例如，从底部到顶部的sige/si/...)。在一些实施方式中，半导体层堆叠件包括相同材料但具有交替组成原子百分比的半导体层，诸如具有第一原子百分比组分的半导体层和具有第二原子百分比组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部至顶部，siageb/sicged/...，其中，a、c是硅的不同原子百分比，并且b、d是锗的不同原子百分比)。
通过任何合适的工艺在衬底110上方形成鳍120a至120d。在一些实施方式中，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底110延伸的鳍120a至120d。例如，形成鳍120a至120d包括实施光刻工艺以在衬底110上方形成图案化掩模层(或设置在衬底110上方的材料层，诸如异质结构)并实施蚀刻工艺以将图案化掩模层中限定的图案转印至衬底110(或设置在衬底110上方的材料层，诸如异质结构)。光刻工艺可以包括在设置在衬底110上方的掩模层上形成抗蚀剂层(例如，通过旋涂)、实施曝光前烘烤工艺、使用掩模实施曝光工艺、实施曝光后烘烤工艺，以及实施显影工艺。在曝光工艺期间，将抗蚀剂层暴露于辐射能(诸如紫外(uv)光、深紫外(duv)光或极紫外线(euv)光)，其中，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或euv掩模)，掩模阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得图像投射在与掩模图案对应的抗蚀剂层上。由于抗蚀剂层对辐射能敏感，抗蚀剂层的暴露部分发生化学变化，并且因此根据光刻胶的特性和显影工艺中使用的显影溶液的特性，抗蚀剂层的暴露(或未暴露)部分在显影工艺期间溶解。在显影之后，图案化的抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模以去除掩模层的部分，并且然后使用图案化掩模层去除衬底110(或设置在衬底110上方的材料层)的部分。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(rie)工艺)、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在例如通过抗蚀剂剥离工艺、蚀刻工艺期间或之后，去除图案化的抗蚀剂层。可选地或额外地，鳍120a至120d通过多重图案化工艺形成，诸如双重图案化光刻(dpl)工艺(例如，光刻-蚀刻-光刻-蚀刻(lele)工艺、自对准双重图案化(sadp)工艺、间隔件-介电图案化(sidp)工艺、其它双重图案化工艺或它们的组合)，三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(lelele)工艺)、自对准三重图案化(satp)工艺、其它三重图案化工艺或它们的组合)、其它多重图案化工艺(例如，自对准四重图案化(saqp)工艺)或它们的组合。通常，双重图案化工艺和/或多重图案化工艺结合光刻工艺和自对准工艺，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一些实施方式中，芯轴层用作用于去除掩模层的部分的蚀刻掩模，其中，芯轴层是使用间隔件图案化技术形成的。例如，形成芯轴层包括使用光刻工艺(例如，使用图案化的抗蚀剂层)在掩模层上方形成图案化的牺牲层(其包括具有第一间隔的牺牲部件)，在图案化的牺牲层上方形成间隔件层，蚀刻间隔件层以沿着每个牺牲部件的侧壁形成间隔件(例如，从牺牲部件的顶面和掩模层的部分顶面去除间隔件层)，并去除图案化的牺牲层，留下具有第二间隔的间隔件(其可以被称为图案化的间隔件层，其包括暴露掩模层的部分的开口)。芯轴层及其芯轴因此可以分别称为间隔件层和间隔件。在一些实施方式中，间隔件层共形地形成在图案化的牺牲层上方，从而使得间隔件层具有基本均匀的厚度。在一些实施方式中，在去除图案化的牺牲层之前或之后修剪间隔件。在一些实施方式中，在形成鳍120a至120d的同时实施定向自组装(dsa)技术。
在衬底110上方和/或衬底110中形成隔离部件122，以隔离ic器件100的各个区域，诸如各个器件区域。例如，隔离部件122使有源器件区域和/或无源器件区域彼此分离并隔离，诸如ic器件100的各个finfet。隔离部件122进一步将鳍120a至120d彼此分离并隔离。在所示出的实施例中，隔离部件122围绕鳍120a至120d的底部。隔离部件122包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳和/或其它合适的隔离组分)或它们的组合。隔离部件122可以包括不同的结构，诸如浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构和/或硅的局部氧化(locos)结构。在一些实施方式中，可以通过在衬底110中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽(例如，通过使用化学气相沉积工艺或旋涂玻璃工艺)来形成sti部件。可以实施化学机械抛光(cmp)工艺以去除过量的绝缘材料和/或平坦化隔离部件122的顶面。在某些实施方式中，可以在形成鳍120a至120d之后通过在衬底110上方沉积绝缘材料(在一些实施方式中，使得绝缘材料层填充鳍120a至120d之间的间隙(沟槽))以及回蚀刻绝缘材料层以形成隔离部件122来形成sti部件。在一些实施方式中，隔离部件122包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的体介电层，其中，体介电层和衬垫介电层包括取决于设计要求的材料(例如，体介电层包括设置在衬垫介电层(包括热氧化物)上方的氮化硅)。在一些实施方式中，隔离部件122包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(bsg)或磷硅酸盐玻璃(psg))上方的介电层。
栅极结构130设置在鳍120a至120d和隔离部件122上方。栅极结构130沿y方向(例如，基本垂直于鳍120a至120d)延伸并横穿相应的鳍结构120a至120d，从而使得栅极结构130包裹相应鳍120a至120d的上部。栅极结构130设置在鳍120a至120d的沟道区域上方并包裹鳍120a至120d的沟道区域，从而介于鳍120a至120d的相应源极/漏极区域之间。栅极结构130接合鳍120a至120d的相应沟道区域，从而使得在操作期间电流可以在鳍120a至120d的相应源极/漏极区域之间流动。如以下进一步描述的，栅极结构130包括与将被配置用于p型finfet的栅极结构130的部分相对应的栅极区域130-1、与将被配置为p型finfet栅极部分和n型finfet栅极部分之间的中性(或边界)区域的栅极结构130的部分相对应的栅极区域130-2，以及将被配置为用于n型finfet的栅极结构130的部分相对应的栅极区域130-3。栅极区域130-2跨越p型finfet区域116a和n型finfet区域116b之间的界面(或边界)，诸如掺杂阱112和掺杂阱114之间的界面(或边界)。掺杂阱112和掺杂阱114分别是n阱和p阱，该界面可以称为n/p边界。栅极区域130-2相对于n/p边界限定并且被配置为与n/p边界以及部分p型finfet区域116a和部分n型finfet区域116b重叠，从而使得p型finfet栅极部分(与栅极区域130-1相对应)和n型finfet栅极部分(与栅极区域130-2相对应)分别与n/p边界间隔开一定距离。
栅极结构130包括被配置用于后栅极工艺的栅极堆叠件，诸如随后用金属栅极替换的伪栅极132。伪栅极132可以包括多层结构。在一些实施方式中，伪栅极132包括界面层(包括例如硅和氧，诸如氧化硅)和伪栅极层。在一些实施方式中，栅极结构130包括多晶硅栅极，从而使得伪栅极层包括多晶硅层。在一些实施方式中，伪栅极层包括伪栅极电介质(包括例如介电材料)和伪栅电极(包括例如多晶硅)，其中，伪栅极电介质设置在界面层和伪栅极电介质之间。伪栅极132通过沉积工艺、光刻工艺、蚀刻工艺、其它合适的工艺或它们的组合形成。例如，可以实施热氧化工艺以在衬底110上方，特别是在鳍120a至120d上方形成界面层。然后实施一个或多个沉积工艺以在界面层上方形成伪栅极层。在一些实施方式中，实施沉积工艺以在界面层上方形成伪栅极介电层，并且实施沉积工艺以在伪栅极介电层上方形成伪栅电极层。沉积工艺包括cvd、物理气相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、大气压cvd(apcvd)、镀、其它合适的方法或它们的组合。然后实施光刻图案化和蚀刻工艺以图案化界面层和伪栅极层(在一些实施方式中，伪栅极介电层和伪栅电极层)以形成伪栅极堆叠件，从而使得伪栅极堆叠件(包括界面层和伪栅极层)包裹鳍120a至120d的沟道区域。光刻图案化工艺包括抗蚀剂涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。可选地，可以通过诸如无掩模光刻、电子束写入或离子束写入的其它方法来辅助、实施或替换光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻方法或它们的组合。伪栅极132可包括许多其它层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。
栅极结构130进一步包括邻近伪栅极132(例如沿着伪栅极132的侧壁)设置的栅极间隔件136。栅极间隔件136通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示出的实施例中，可以在衬底110和伪栅极132上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性地蚀刻以形成栅极间隔件136。在一些实施方式中，栅极间隔件136包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件136包括邻近栅极堆叠形成的多于一组的间隔件，诸如密封间隔件、偏置间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各个间隔件组可以包括具有不同蚀刻速率的材料。例如，可以在衬底110和伪栅极132上方沉积包括硅和氧的第一介电层，并且随后各向异性地蚀刻以形成邻近栅极堆叠件的第一间隔件组，并且可以在衬底110和伪栅极132上方沉积包括硅和氮的第二介电层，并且随后各向异性地蚀刻以形成邻近第一间隔件组的第二间隔件组。在形成栅极间隔件136之前和/或之后，可以实施注入、扩散和/或退火工艺以鳍120a至120d的源极/漏极(s/d)区域中形成轻掺杂源极和漏极(ldd)部件和/或重掺杂源极和漏极(hdd)部件(图2a至图2d中均未示出)。
源极部件和漏极部件(称为源极/漏极部件)形成在鳍120a至120d的源极/漏极区域中。例如，半导体材料外延生长在鳍120a至120d上，从而在p型finfet区域116a中的鳍120a、120b上形成外延源极/漏极部件140a，在n型finfet区域106b中的鳍120c、120d上形成外延源极/漏极部件140b。在一些实施方式中，对鳍120a至120d的源极/漏极区域实施鳍凹进工艺(例如，回蚀刻工艺)，从而使得外延源极/漏极部件140a和外延源极/漏极部件140b从鳍120a至120d的底部生长。在一些实施方式中，鳍120a至120d的源极/漏极区域不经受鳍凹进工艺，从而使得外延源极/漏极部件140a、140b从鳍120a至120d的上部鳍有源区域生长并包裹上部鳍有源区域的至少部分。外延源极/漏极部件140a、140b可以沿y方向(在一些实施方式中，基本垂直于鳍120a至120d)横向延伸(生长)，从而使得使得外延源极/漏极部件140a、140b是跨过多于一个鳍的合并的源极/漏极部件(例如，外延源极/漏极部件140a跨过鳍120a、120b，并且外延源极/漏极部件140b跨过鳍120c、120c)。在一些实施方式中，外延源极/漏极部件140a和/或外延源极/漏极部件140b包括部分地合并的部分(在从相邻鳍120a至120d生长的外延材料之间具有间断(或间隙))和/或完全合并的部分(在从相邻鳍120a至120d生长的外延材料之间具有间断(或间隙))。
外延工艺可以实施cvd沉积技术(例如，气相外延(vpe)、超高真空cvd(uhv-cvd)、lpcvd和/或pecvd)、分子束外延、其它合适的seg工艺或它们的组合。外延工艺可以使用气态和/或液态前体，它们与鳍120a至120d的组分相互作用。外延源极/漏极部件140a、140b掺杂有n型掺杂剂和/或p型掺杂剂。在所示出的实施例中，外延源极/漏极部件140a、140b基于在它们相应的finfet器件区域中制造的finfet的类型来配置。例如，在p型finfet区域116a中，外延源极/漏极部件140a可以包括包含硅和/或锗的外延层，其中，含硅锗外延层掺杂有硼、碳、其它p型掺杂剂或它们的组合(例如，形成si:ge:b外延层或si:ge:c外延层)。在进一步实例中，在n型finfet区域116b中，外延源极/漏极部件140b可以包括包含硅和/或碳的外延层，其中，含硅外延层或含硅碳外延层掺杂有磷、砷、其它n型掺杂剂或它们的组合(例如，形成si:p外延层、si:c外延层、si:as外延层或si:c:p外延层)。在一些实施方式中，外延源极/漏极部件140a、140b包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，通过在向外延工艺的源材料中添加杂质，在沉积期间掺杂外延源极/漏极部件140a、140b。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件140a、140b。在一些实施方式中，实施退火工艺以激活ic器件100的外延源极/漏极部件140a、外延源极/漏极部件140b和/或其它源极/漏极部件(诸如hdd区域和/或ldd区域)中的掺杂剂。
层间介电(ild)层150形成在衬底110上方，具体地形成在外延源极/漏极部件140a、140b、栅极结构130和鳍120a至120d上方。在一些实施方式中，ild层150是多层互连(mli)部件的部分，多层互连(mli)部件电耦合ic器件100的各个器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，从而使得各个器件和/或组件可以按照ic器件100的设计要求指定的方式工作。ild层150包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、teos形成的氧化物、psg、bpsg、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括fsg、碳掺杂的氧化硅、
转至图3a至图3d，栅极替换工艺开始于用金属栅极堆叠件替换栅极结构130的伪栅极堆叠件(此处为伪栅极132)。例如，去除伪栅极132以在栅极结构130中形成栅极沟槽(开口)160。栅极沟槽160暴露鳍120a至120d的上部(也称为鳍120a至120d的上部鳍有源区域)。例如，去除伪栅极132暴露鳍120a至120d的沟道区域。在一些实施方式中，去除伪栅极132的部分，从而使得栅极沟槽160暴露伪栅极132的界面层和/或伪栅极电介质。在这样的实施方式中，界面层和/或伪栅极电介质变为栅极结构130的金属栅极堆叠件的部分。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，蚀刻工艺选择性地去除伪栅极132，而没有(或最小程度地)去除ild层150、栅极间隔件136、隔离部件122、鳍120a至120d和/或ic器件100的其它部件。在一些实施方式中，可以调整选择性蚀刻工艺，从而使得伪栅电极层(包括例如多晶硅)相对于伪栅极132的界面层和/或伪栅极电介质、栅极间隔件136、ild层150和/或ic器件100的其它部件具有足够的蚀刻速率。
转至图4a至图4d，在ic器件100上方形成栅极介电层170。例如，ald工艺共形地在ic器件100上方沉积栅极介电层170，从而使得栅极介电层170具有基本均匀的厚度并部分地填充栅极区域130-1、栅极区域130-2和栅极区域130-3中的栅极沟槽160。栅极介电层170设置在限定栅极沟槽160的侧壁表面和底面上，从而使得栅极介电层170设置在鳍120a至120d、隔离部件122和栅极间隔件136上。在一些实施方式中，栅极介电层170具有约1nm至约2.5nm的厚度。在所示出的实施例中，栅极介电层170包括高k介电材料(并且因此可以称为高k介电层)，诸如二氧化铪(hfo2)、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo2-al2o3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(k≈3.9)。在一些实施方式中，栅极介电层170包括诸如氧化硅的介电材料或其它合适的介电材料。可选地，使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它合适的沉积工艺形成栅极介电层170。在一些实施方式中，在形成栅极介电层170之前，在ic器件100上形成界面层(未示出)，从而使得界面层设置在栅极介电层170和鳍120a至120c之间。界面层包括诸如氧化硅的介电材料，并且通过本文描述的任何工艺形成，诸如通过热氧化。在一些实施方式中，界面层具有约0.7nm至约1.5nm的厚度。在一些实施方式中，界面层是伪栅极132的在形成栅极沟槽160时未被去除的部分。在一些实施方式中，界面层还设置在栅极介电层170与隔离部件122、栅极间隔件136和/或ild层150之间，这取决于ic器件100的设计要求。
转至图5a至图5d，在栅极介电层170上方形成第一p型功函层180。例如，ald工艺在栅极介电层170上共形沉积第一p型功函层180，从而使得第一p型功功能层180具有基本均匀的厚度，并且部分地填充栅极区域130-1、栅极区域130-2和栅极区域130-3中的栅极沟槽160。在一些实施方式中，第一p型功函层180具有约0.8nm至约3nm的厚度。第一p型功函层180包括任何合适的p型功函材料，诸如tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其它p型功函材料或它们的组合。在所示出的实施例中，第一p型功函层180包括钛和氮，诸如tin。可以使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它合适的沉积工艺来形成第一p型功函层180。
转至图6a至图6d，从栅极区域130-1去除第一p型功函层180，其与将被配置用于p型finfet的栅极结构130的部分相对应。例如，在ic器件100上方形成具有一个或多个开口187的图案化掩模层185。图案化掩模层185覆盖n型finfet区域116a和中性区域190，该中性区域190跨越p型finfet区域116a与n型finfet区域116b之间的界面、与界面相邻的p型finfet区域116a的部分，以及与界面相邻的n型finfet区域116b的部分。因此，图案化掩模层185覆盖栅极区域130-2和栅极区域130-3，栅极区域130-2和栅极区域130-3分别与将被配置用于中性区域和n型finfet的栅极结构130的部分相对应。由于将p型finfet区域116a的部分限定为中性区域190的部分，所以开口187部分地暴露p型finfet区域116a并且完全暴露栅极区域130-1，具体地暴露这些区域中的第一p型功函层180。图案化掩模层185包括与第一p型功函层180的材料和栅极介电层170的材料不同的材料，以在去除第一p型功函层180期间实现蚀刻选择性。例如，图案化掩模层185包括含硅和氮(例如，sin)的介电材料。在一些实施方式中，图案化掩模层185包括硅、非晶硅、半导体氧化物(例如，氧化硅(sio2))、半导体氮化物(例如，氮化硅(sin))、半导体氧氮化物(例如，氧氮化硅(sion))，和/或半导体碳化物(例如，碳化硅(sic))、其它半导体材料和/或其它介电材料。在一些实施方式中，图案化掩模层185包括抗蚀剂材料(并且因此可以被称为图案化抗蚀剂层和/或图案化光刻胶层)。在一些实施方式中，图案化掩模层185具有多层结构，诸如掩模阻挡层和设置在掩模阻挡层上方的掩模层。
通过沉积工艺、光刻工艺和/或蚀刻工艺形成图案化掩模层185。例如，通过cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、镀、其它合适的沉积工艺或它们的组合，在ic器件100上方沉积掩模层。然后，通过实施光刻工艺以在掩模层上方形成图案化的抗蚀剂层并实施蚀刻工艺以将图案化的抗蚀剂层中限定的图案转印至掩模层来形成开口187。光刻工艺可以包括在掩模层上形成抗蚀剂层(例如，通过旋涂)、实施曝光前烘烤工艺、使用掩模实施曝光工艺、实施曝光后烘烤工艺以及实施显影工艺。在曝光工艺期间，将抗蚀剂层暴露于辐射能(诸如uv光、duv光或euv光)，其中，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或euv掩模)，掩模阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得图像投射在与掩模图案对应的抗蚀剂层上。由于抗蚀剂层对辐射能敏感，抗蚀剂层的暴露部分发生化学变化，并且因此根据光刻胶的特性和显影工艺中使用的显影溶液的特性，抗蚀剂层的暴露(或未暴露)部分在显影工艺期间溶解。在显影之后，图案化的抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模来去除掩模层的部分，从而形成具有开口187的图案化掩模层185。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在例如通过抗蚀剂剥离工艺，从图案化掩模层185去除图案化的抗蚀剂层。可选地，可以通过诸如无掩模光刻、电子束写入、离子束写入和/或纳米压印技术的其它方法来实现或替换曝光工艺。
然后，使用任何合适的工艺从p型finfet区域116a(包括栅极区域130-1)的暴露部分完全去除第一p型功函层180，从而暴露栅极区域130-1中的栅极介电层170。例如，蚀刻工艺选择性地去除第一p型功函层180，而基本上不蚀刻栅极介电层170和/或图案化掩模层185。在一些实施方式中，湿蚀刻工艺使用蚀刻溶液去除第一p型功函层180，蚀刻溶液包括氢氧化铵(nh4oh)、过氧化氢(h2o2)、硫酸(h2so4)、四甲基氢氧化铵(tmah)、氯化氢(hcl)、其它合适的湿蚀刻溶液或它们的组合。例如，湿蚀刻溶液利用nh4oh:h2o2溶液、hcl:h2o2:h2o溶液(称为过氧化氢混合物(hpm))、nh4oh:h2o2:h2o溶液(称为过氧化氨混合物(apm))或h2so4:h2o2溶液(称为过氧化硫混合物(spm))。在一些实施方式中，实施干蚀刻工艺或干蚀刻工艺与湿蚀刻工艺的组合以去除第一p型功函层180。此后，例如，通过蚀刻工艺选择性地去除图案化掩模层185，而基本上不蚀刻栅极介电层170和第一p型功函层180，或者通过抗蚀剂剥离工艺，从ic器件100上方去除图案化掩模层185。本发明内容还包含减小第一p型功函层180的厚度而不是从p型finfet区域116a的暴露部分(包括栅极区域130-1)中完全去除的实施例。
转至图7a至图7d，在栅极区域130-1中的栅极介电层170上方以及栅极区域130-2和栅极区域130-3中的第一p型功函层180上方形成第二p型功函层200。例如，ald工艺在栅极区域130-1中的栅极介电层170上以及在栅极区域130-2和栅极区域130-3中的第一p型功函层180上方共形地沉积第二p型功函层200，因此，第二p型功函层200具有基本均匀的厚度，并且部分地填充栅极区域130-1、栅极区域130-2和栅极区域130-3中的栅极沟槽160。在一些实施方式中，第二p型功函层200具有约0.8nm至约3nm的厚度。第二p型功函层200包括任何合适的p型功函材料，诸如tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其它p型功函材料或它们的组合。在所示出的实施例中，第二p型功函层200和第一p型功函层180包括相同的材料。例如，第二p型功函层200包括钛和氮，诸如tin。可以使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它合适的沉积工艺来形成第二p型功函层200。
转至图8a至图8d，从栅极区域130-1和栅极区域130-3去除第二p型功函层200，栅极区域130-1和栅极区域130-3分别与将被配置用于p型finfet和n型finfet的栅极结构130的部分相对应。例如，在ic器件100上方形成具有一个或多个开口207的图案化掩模层205。图案化掩模层205覆盖中性区域190，因此覆盖栅极区域130-2，栅极区域130-2与将要被配置为用于中性区域的栅极结构130的部分相对应。由于将p型finfet区域116a的部分和n型finfet区域116b的部分限定为中性区域190，因此开口207部分地暴露p型finfet区域116a和n型finfet区域116b，还完全暴露栅极区域130-1和栅极区域130-3，具体地暴露这些区域中的第二p型功函层200。图案化掩模层205通过任何合适的工艺形成，诸如上述形成图案化掩模层185的工艺。图案化掩模层205包括与第二p型功函层200的材料、第一p型功函层180的材料和栅极介电层170的材料不同的材料，以在去除第二p型功函层200期间实现蚀刻选择性。例如，图案化掩模层205包括含硅和氮(例如，sin)的介电材料。在一些实施方式中，图案化掩模层205包括硅、非晶硅、半导体氧化物(例如，氧化硅(sio2))、半导体氮化物(例如，氮化硅(sin))、半导体氧氮化物(例如，氧氮化硅(sion))和/或半导体碳化物(例如，碳化硅(sic))、其它半导体材料和/或其它介电材料。在一些实施方式中，图案化掩模层205包括抗蚀剂材料(并且因此可以被称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施方式中，图案化掩模层205具有多层结构，诸如掩模阻挡层和设置在掩模阻挡层上方的掩模层。
然后，使用任何合适的工艺从p型finfet区域116a的暴露部分(包括栅极区域130-1)和n型finfet区域116b的暴露部分(包括栅极区域130-3)中完全去除第二p型功函层200，从而暴露栅极区域130-1中的栅极介电层170和栅极区域130-3中的第一p型功函层180。例如，蚀刻工艺选择性地去除第二p型功函层200，而基本上不蚀刻栅极介电层170和/或图案化掩模层205。在一些实施方式中，湿蚀刻工艺使用蚀刻溶液去除第二p型功函层200，蚀刻溶液包括氢氧化铵(nh4oh)、过氧化氢(h2o2)、硫酸(h2so4)、四甲基氢氧化铵(tmah)、氯化氢(hcl)、其它合适的湿蚀刻溶液或它们的组合。例如，湿蚀刻溶液利用nh4oh:h2o2溶液、hcl:h2o2:h2o溶液(称为过氧化氢混合物(hpm))、nh4oh:h2o2:h2o溶液(称为过氧化氨混合物(apm))或h2so4:h2o2溶液(称为过氧化硫混合物(spm))。在一些实施方式中，实施干蚀刻工艺或干蚀刻工艺与湿蚀刻工艺的组合以去除第二p型功函层200。此后，例如，通过蚀刻工艺选择性地去除图案化掩模层205，而基本上不蚀刻栅极介电层170、第一p型功函层180和第二p型功函层200，或者通过抗蚀剂剥离工艺，从ic器件100上方去除图案化掩模层205。本发明内容还包含减小第二p型功函层200的厚度而不是从p型finfet区域116a的暴露部分(包括栅极区域130-1)和/或n型finfet区域116b的暴露部分(包括栅极区域130-3)中完全去除的实施例。在一些实施方式中，回蚀刻n型finfet区域116b的暴露部分中的第二p型功函层200，从而使得栅极区域130-3中的第二p型功函层200的厚度小于栅极区域130-2中的第二p型功函层200的厚度。在一些实施方式中，回蚀刻p型finfet区域116a的暴露部分中的第二p型功函层200，从而使得栅极区域130-1中的第二p型功函层200的厚度小于栅极区域130-2中的第二p型功函层200的厚度。
转至图9a至图9d，在栅极区域130-1中的栅极介电层170、栅极区域130-2中的第二p型功函层200和栅极区域130-3中的第一p型功函层180上方形成第三p型功函层210。例如，ald工艺在栅极区域130-1中的栅极介电层170、栅极区域130-2中的第二p型功函层200和栅极区域130-3中的第一p型功函层180上共形地沉积第三p型功函层210，从而使得第三p型功函层210具有基本均匀的厚度。因为没有从栅极区域130-2去除第一p型功函层180和第二p型功函层200，所以栅极区域130-2中的栅极沟槽160的宽度小于栅极区域130-1中的栅极沟槽160的宽度和栅极区域130-3中的栅极沟槽160的宽度。栅极区域130-1、130-2和130-3中的栅极沟槽160中的宽度差异使得第三p型功函层210填充栅极区域130-2中的剩余栅极沟槽160并且部分地填充栅极区域130-1和栅极区域130-3中的剩余栅极沟槽160。此外，因为没有从栅极区域130-3去除第一p型功函层180，所以栅极区域130-3中的栅极沟槽160的宽度小于栅极区域130-1中的栅极沟槽160的宽度。在一些实施方式中，第三p型功函层210具有约0.8nm至约3nm的厚度。第三p型功函层210包括任何合适的p型功函材料，诸如tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其它p型功函材料或它们的组合。在所示出的实施例中，第三p型功函层210、第二p型功函层200和第一p型功函层180包括相同的材料。例如，第三p型功函层210包括钛和氮，诸如tin。可以使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它合适的沉积工艺来形成第三p型功函层210。
转至图10a至图10d，在栅极区域130-1、栅极区域130-2和栅极区域130-3中的第三p型功函层210上方形成n型功函层220。例如，ald工艺在栅极区域130-1、栅极区域130-2和栅极区域130-3中的第三p型功函层210上沉积n型功函层220。n型功函层220填充栅极区域130-1和栅极区域130-3中的剩余栅极沟槽160。由于栅极区域130-1中的栅极沟槽160的宽度大于栅极区域130-3中的栅极沟槽160的宽度，因此栅极区域130-1中的n型功函层220的厚度大于栅极区域130-3中的n型功函层220的厚度。由于栅极区域130-2中的栅极沟槽160由栅极介电层170、第一p型功函层180、第二p型功函层200和第三p型功函层210填充，因此n型功功能层220不填充栅极区域130-2中的栅极沟槽160。在一些实施方式中，n型功函层220具有约1.5nm至约2.5nm的厚度。n型功函层220包括任何合适的n型功函材料，诸如ti、al、ag、mn、zr、tial、tialc、tac、tacn、tasin、taal、taalc、tialn、其它n型功函材料或它们的组合。在所示出的实施例中，n型功函层220包括铝。例如，n型功函层220包括钛和铝，诸如taalc、taal、tialc、tial，tasial、tisial、taaln或tialn。可选地，使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它合适的沉积工艺形成n型功函层220。
转至图11a至图11d，实施平坦化工艺以从ic器件100去除过量的栅极材料。例如，实施cmp工艺直至到达(暴露)ild层150的顶面，从而使得在cmp工艺之后，栅极结构130的顶面与ild层150的顶面基本上是平面。在所示出的实施例中，栅极结构130因此配置有三个不同的金属栅极部分：栅极区域130-1中的金属栅极230a、栅极区域130-2中的金属栅极230b和栅极区域130-3中的金属栅极230c。金属栅极230a包括栅极介电层170a、p型功函层240a(包括第三p型功函层210)和n型功函层220a。金属栅极230b包括栅极介电层170b、p型功函层240b(包括第一p型功函层180、第二p型功函层200和第三p型功函层210，在所示出的实施例中，所有这些均包括相同的材料)。金属栅极230c包括栅极介电层170c、p型功函层240c(包括第一p型功函层180和第三p型功函层210，在所示出的实施例中，两者均包括相同的材料)，和n型功函层220c。因此，ic器件100在p型finfet区域116a中包括p型finfet，该p型finfet包括包裹鳍120a、120b的金属栅极230a，从而使得金属栅极230a设置在外延源极/漏极部件140a之间；并且在n型finfet区域116b中包括n型finfet，该n型finfet包括包裹鳍120c、120d的金属栅极230c，从而使得金属栅极230c设置在外延源极/漏极部件140b之间。对于p型finfet和n型finfet，获得不同的阈值电压，这是因为金属栅极230a、230c的p型功函层和n型功函层具有不同的厚度，从而使得金属栅极230a、230c具有不同的有效工作职能。例如，p型功函层240a的厚度小于p型功函层240c的厚度，并且n型功函层220a的厚度大于n型功函层220c的厚度。p型功函层240a、n型功函层220a、p型功函层240c和/或n型功函层220c的厚度根据p型finfet和n型finfet的期望阈值电压和/或ic器件100的设计要求而变化。在一些实施方式中，p型功函层240a的厚度与n型功函层220a的厚度的比率为约1:1至约1:30。在一些实施方式中，p型功函层240c的厚度与n型功函层220c的厚度的比率为约1:1至约1:30。在一些实施方式中，从金属栅极230a中去除了p型功函层240a，从而使得金属栅极230a仅包括栅极介电层170a和n型功函层220a。在一些实施方式中，从金属栅极230c中去除了p型功函层240c，从而使得金属栅极230c仅包括栅极介电层170c和n型功函层220c。
对于具有与n型finfet相邻设置的p型finfet的常规ic器件，跨越p型finfet和n型finfet的栅极结构包括被配置为用于p型finfet的第一金属栅极(以下称为p型finfet的金属栅极)和被配置为用于n型finfet的第二金属栅极(以下称为n型finfet的金属栅极)，其中，p型finfet的金属栅极和n型finfet的金属栅极共享界面或边界(以下称为n/p(或p/n)边界)。例如，参考ic器件100，被配置为用于p型finfet的金属栅极230a将与被配置为用于n型finfet的金属栅极230c直接相邻设置并且共享界面(边界)。虽然将p型finfet和n型finfet配置为独立运行，但已观察到横跨n/p边界(特别是来自n型功函层)的金属扩散会不期望地偏移p型finfet和/或n型finfet的阈值电压。例如，铝从n型finfet的金属栅极横跨n/p边界横向和垂直地扩散至p型finfet的金属栅极，可以增加p型finfet的阈值电压。在一些情况下，p型finfet的阈值电压高于具有不与n型finfet的金属栅极邻接的金属栅极的类似配置的p型finfet的阈值电压。随着finfet尺寸的不断缩小，这种n/p边界效应加剧。
因此，本发明提出了在p型finfet的金属栅极和n型finfet的金属栅极之间的栅极结构中实现中性区域(区)。例如，本发明配置栅极结构130，其中，金属栅极230b设置在金属栅极230a和金属栅极230c之间。金属栅极230b被配置为消除(或阻止)金属栅极230a(在所示出的实施例中，p型finfet的金属栅极)与金属栅极230c(在所示出的实施例中，n型finfet的金属栅极)之间的金属扩散路径，诸如铝扩散路径。金属栅极230b因此可以称为栅极结构130的金属扩散阻挡层。在所示出的实施例中，金属栅极230b阻挡n型功函层组分在金属栅极230a和金属栅极230c之间的扩散。例如，因为金属栅极230b不包括n型功函层并且p型功函层不促进n型功函层组分的扩散，因此金属栅极230b的p型功函层240b防止n型功函层组分从金属栅极230c的n型功函层220c穿透和/或扩散至金属栅极230a的n型功函层220a中，反之亦然。在n型功函层组分为铝的情况下，金属栅极230b用作铝扩散阻挡层，从而阻挡了金属栅极230a与金属栅极230c之间的铝扩散路径。因此，金属栅极230b可以显着减小n/p边界效应，从而防止ic器件100的p型finfet和/或n型finfet的不期望的阈值电压偏移。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是必要的。
这样的优势在图12中示出，图12包括曲线图300，其示出了finfet的阈值电压(以毫伏(mv)为单位)相对于finfet的期望的阈值电压作为finfet的鳍有源区域(换几句话说，鳍)和finfet的金属栅极的n/p边界之间的距离(以纳米(nm)为单位)的函数的偏移。阈值电压的偏移量表示为从0mv(意味着finfet的阈值电压与finfet的期望阈值电压相同)至a6(阈值电压的偏移量大于0mv)，其中，a1、a2、a3、a4和a5表示阈值电压在0mv和a6之间以mv为单位的偏移。距离表示为从0nm到无穷大，其中，x1、x2、x3、x4、x5、x6、x7、x8、x9、x10和x11表示0nm和无穷大之间的以nm为单位的距离。曲线310表示阈值电压作为具有常规金属栅极的finfet的金属栅极边界距离的函数的偏移，该常规金属栅极包括与p型金属栅极共享界面的n型金属栅极。曲线320表示阈值电压作为具有所提出的金属栅极的finfet的金属栅极边界距离的函数的变化，所提出的金属栅极包括设置在n型金属栅极和p型金属栅极之间的中性栅极，从而使得n型金属栅极不与p型金属栅极共享界面。在这种情况下，金属边界距离是在鳍有源区域和设置在n型金属栅极和p型金属栅极之间的中性栅极的中间(中心)之间测量的。从曲线310和曲线320两者观察到，随着金属栅极边界距离减小，阈值电压相对于期望阈值电压的偏移增加。由于随着对于先进的ic技术节点的finfet的缩小，金属栅极边界距离缩小，因此n/p边界效应在这种finfet中更为普遍。然而，如曲线320所示，将金属栅极的部分配置为中性区域(例如，栅极结构130的金属栅极230a与金属栅极230c之间的金属栅极230b)减小了阈值电压相对于期望阈值电压的偏移。所提出的栅极结构因此可以使由于n/p边界效应的finfet中的阈值电压变化最小化，从而改进finfet性能。
再次转至图11a至图11d，在一些实施方式中，虽然未示出，但是在形成n型功函层220之后，可能没有完全填充栅极区域130-1和栅极区域130-3中的栅极沟槽160。在这样的实施方式中，在实施平坦化工艺之前，在n型功函层220上方形成金属填充(或体)层。例如，ald工艺在n型功函层220上共形地沉积金属填充层，从而使得金属填充层具有基本均匀的厚度并填充栅极沟槽160的任何剩余部分。金属填充层包括合适的导电材料，诸如al、w和/或cu。金属填充层可以额外地或共同地包括其它金属、金属氧化物、金属氮化物、其它合适的材料或它们的组合。在一些实施方式中，在形成金属填充层之前，可选地在n型功函层220上方形成阻挡层，从而使得金属填充层设置在阻挡层上。例如，ald工艺在n型功函层220上共形地沉积阻挡层，从而使得阻挡层具有基本均匀的厚度并且部分地填充栅极沟槽160。阻挡层包括阻挡和/或减小诸如金属填充层和n型功函层220和/或p型功函层240a、240b、240c的栅极层之间扩散的材料。可选地，使用诸如cvd、pvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、旋涂、镀、其它沉积工艺或它们的组合的其它种合适的沉积工艺形成金属填充层和/或阻挡层。
可以继续进行制造以继续制造ic器件100。例如，可以形成各个接触件以促进p型finfet区域116a中的p型finfet器件和n型finfet区域116b中的n型finfet的操作。例如，类似于ild层150的一个或多个ild层可以形成在衬底110上方(具体地，形成在ild层150和栅极结构130上方)。然后可以在ild层150和/或设置在ild层150上方的ild层中形成接触件。例如，接触件分别与栅极结构130电耦合，并且接触件分别电耦合至p型finfet和n型fet的源极/漏极区域(具体地，外延源极/漏极部件140a、140b)。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其它合适的金属或它们的组合。金属硅化物可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，设置在ild层150上方的ild层和接触件(例如，延伸穿过ild层150和/或其它ild层)是设置在衬底110上方的mli部件的部分，如上所述。mli部件可以包括金属层和ild层的组合，金属层和ild层被配置为形成诸如接触件和/或通孔的垂直互连部件和/或诸如线的水平互连部件。各个导电部件包括类似于接触件的材料。在一些实施方式中，使用镶嵌工艺和/或双重镶嵌工艺来形成mli部件。
栅极结构130的制造实现了阈值电压调整掩模结构，该结构不暴露配置为p型finfet金属栅极(金属栅极230a)和n型finfet金属栅极(金属栅极230c)之间的金属扩散阻挡层(诸如在栅极区域130-2中制造的金属栅极230b)的栅极结构的部分。图13、图14和图15是根据本发明的各个方面的部分或全部的掩模结构的局部俯视示意图，该掩模结构可用于在ic器件300中制造具有金属扩散阻挡区域的栅极结构。ic器件300包括ic器件100，以及具有包括用于p型finfet的金属栅极和用于n型finfet的金属栅极的栅极结构的其它ic器件。在图13至图15中，限定了通过阈值电压调整掩模形成的开口，该开口可以暴露被配置为用于p型finfet和/或n型finfet的栅极结构的p型功函层。可以调整暴露的p型功函层的厚度以改变其对应的栅极结构的部分的有效功函数，从而调整p型finfet和/或n型finfet的阈值电压。开口被配置为使得在限定为p型finfet的金属栅极和n型finfet的金属栅极之间的边界的栅极结构区域中，不会暴露p型功函层。因此，诸如栅极区域130-2的栅极结构的区域在阈值电压调整操作期间不被暴露，并且仅经历沉积操作，诸如实施为以形成栅极介电层(此处为栅极介电层170b)和p型功函层(此处为p型功函层240b)的那些。为了清楚起见，已经简化了图13至图15，以更好的理解本发明的发明构思。可以在掩模结构中添加其它部件，并且在掩模结构的其它实施例中，可以替换、修改或消除以下描述的一些部件。
转至图13，开口410a与在去除或调整p型finfet区域中的p型功函层的厚度的操作期间通过p型finfet阈值电压调整掩模形成在掩模层中的开口相对应。开口410b与在去除或调整n型finfet区域中的p型功函层的厚度的操作期间通过n型finfet阈值电压调整掩模形成在掩模层中的开口相对应。在一些实施方式中，开口410a和开口410b与在去除或调整p型finfet区域和n型finfet区域中的p型功函层的厚度(诸如参考图8a至图8d描述的)的操作期间通过阈值电压调整掩模形成在掩模层中的开口相对应。开口410a通过限定的中性区域190与开口410b间隔开，使得开口410a和开口410b不重叠或不具有彼此相邻直接对准的边缘。在图13中，中性区域190沿着开口410a、410b的整个长度延伸。每个中性区域190与相应的掺杂阱112和相应的掺杂阱114之间的界面重叠。在这种配置中，开口410a、410b不重叠或具有与掺杂阱112和掺杂阱114之间的界面对准的边缘。每个开口410a的宽度小于由相应的掺杂阱112限定的相应的p型finfet区域116a的宽度，并且每个开口410b的宽度小于由相应的掺杂阱114限定的相应的n型finfet区域116b的宽度。因此开口410a和开口410b布置为确保栅极结构的跨越p型finfet区域116a和n型finfet区域116b的部分在阈值电压调整操作期间不暴露，该阈值电压调整操作涉及蚀刻或去除功函层。中性区域190限定栅极结构上方的开口410a、410b不应重叠的部分。在一些实施方式中，开口410b的宽度与开口410a的宽度与中性区域190的宽度的比率由x:y:z给定，其中，x是开口410b的宽度，y是开口410a的宽度，并且z是中性区域190的宽度。在一些实施方式中，x是约3至约10，y是约3至约10，并且z是约1。在一些实施方式中，开口410b的临界(最小)尺寸减小以允许用于中性区域190并实现图13所示的掩模结构，这有助于改进光刻覆盖工艺窗口。
转至图14，开口510a与在去除或调整p型finfet区域中的p型功函层的厚度的操作期间通过p型finfet阈值电压调整掩模形成在掩模层中的开口相对应。开口510b与在去除或调整n型finfet区域中的p型功函层的厚度的操作期间通过n型finfet阈值电压调整掩模形成在掩模层中的开口相对应。在一些实施方式中，开口510a和开口510b与在去除或调整p型finfet区域和n型finfet区域中的p型功函层的厚度(诸如参考图8a至图8d描述的)的操作期间通过阈值电压调整掩模形成在掩模层中的开口相对应。开口510a通过限定的中性区域190a与开口510b间隔开，使得开口510a和开口510b不重叠或不具有彼此相邻直接对准的边缘。在图14中，中性区域190a沿着开口510a、510b的整个长度延伸。与中性区域190相比，每个中性区域190a不与相应的掺杂阱112和相应的掺杂阱114之间的界面重叠。例如，最左侧的中性区域190a(第一中性区域)完全设置在第一掺杂阱112上方并且具有与第一掺杂阱112和第一掺杂阱114之间的相应界面对准的边缘。在进一步的实例中，最左边的第二中性区域190a(第二中性区域)完全设置在第二掺杂阱114上方并且具有与第二掺杂阱114和第一掺杂阱112之间的相应界面对准的边缘。在这种配置中，每个开口510a的边缘与相应掺杂阱112和相应掺杂阱114之间的界面对准。每个开口510a的宽度小于由相应的掺杂阱112限定的相应p型finfet区域116a的宽度，并且每个开口510b的宽度小于由相应的掺杂阱114限定的相应n型finfet区域116b的宽度。因此，开口510a和开口510b布置为确保栅极结构(诸如栅极结构130)的跨越p型finfet区域116a和n型finfet区域116b的部分在阈值电压调整操作期间不暴露，该阈值电压调整操作涉及蚀刻或去除功函层。中性区域190a限定栅极结构上方的开口510a、510b不应重叠的部分。在一些实施方式中，开口510b的宽度与开口510a的宽度与中性区域190a的宽度的比率由x:y:z给定，其中，x是开口510b的宽度，y是开口510a的宽度，并且z是中性区域190a的宽度。在一些实施方式中，x是约3至约10，y是约3至约10，并且z是约1。在一些实施方式中，开口510b的临界(最小)尺寸减小以允许用于中性区域190a并实现图14所示的掩模结构，这有助于改进光刻覆盖工艺窗口。
转至图15，开口610a与在去除或调整p型finfet区域中的p型功函层的厚度的操作期间通过p型finfet阈值电压调整掩模形成在掩模层中的开口相对应。开口610b与在去除或调整n型finfet区域中的p型功函层的厚度的操作期间通过n型finfet阈值电压调整掩模形成在掩模层中的开口相对应。在一些实施方式中，开口610a和开口610b与在去除或调整p型finfet区域和n型finfet区域中的p型功函层的厚度(诸如参考图8a至图8d描述的)的操作期间通过阈值电压调整掩模形成在掩模层中的开口相对应。开口610a通过限定的中性区域190b与开口610b间隔开，使得开口610a和开口610b在栅极结构跨越p型finfet区域116a和n型finfet区域116b的位置中不重叠或不具有彼此相邻直接对准的边缘。在图15中，每个中性区域190b与相应的掺杂阱112和相应的掺杂阱114之间的界面重叠。与中性区域190相比，中性区域190b不沿开口610a、610b的整个长度延伸。在这种配置中，没有限定栅极结构被切割以提供分别用于p型finfet区域116a和n型finfet区域116b的栅极的中性区域190b。因此，开口610a和开口610b在栅极切割区域中重叠或具有在它们之间对准的边缘，但仍被布置为确保栅极结构(诸如栅极结构130)的跨越p型finfet区域116a和n型finfet区域116b的部分在阈值电压调整操作期间不暴露，该阈值电压调整操作涉及蚀刻或去除功函层。中性区域190b限定栅极结构上方的开口610a、610b不应重叠的部分。在一些实施方式中，开口610b的宽度与开口610a的宽度与中性区域190b的宽度的比率由x:y:z给定，其中，x是开口610b的宽度，y是开口610a的宽度，并且z是中性区域190b的宽度。在一些实施方式中，x是约3至约10，y是约3至约10，并且z是约1。在一些实施方式中，开口610b的临界(最小)尺寸减小以允许用于中性区域190b并实现图15所示的掩模结构，这有助于改进光刻覆盖工艺窗口。
本发明提供了许多不同的实施例。本文公开了用于集成电路器件，特别是用于鳍式场效应晶体管器件的栅极制造技术。本文公开的栅极制造技术和相关的栅极结构可以以多种器件类型中的任何一种来实现。例如，可以实现本发明的各个方面以形成适用于平面场效应晶体管(fet)、诸如鳍式fet(finfet)器件的多栅极晶体管(平面或垂直)、全环栅(gaa)器件、欧米茄栅极(ω栅极)器件或pi栅极(π栅极)器件，以及应变半导体器件、绝缘体上硅(soi)器件，部分耗尽的soi器件、完全耗尽的soi器件或其它器件的栅极结构。本发明包含本领域普通技术人员可以意识到可以从本文描述的栅极制造技术和/或栅极结构中受益的其它集成电路器件。
示例性集成电路器件包括栅极结构，该栅极结构具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在第一部分和第二部分之间的第三部分。第三部分的配置与第一部分的配置和第二部分的配置不同。第一部分的配置与第二部分的配置不同。第三部分的配置阻挡了金属组分在第一部分和第二部分之间的扩散。在一些实施方式中，第一晶体管是p型finfet，并且第二晶体管是n型finfet，其中，栅极结构的第一部分横穿p型finfet的第一鳍，并且栅极结构的第二部分横穿n型finfet的第二鳍。在一些实施方式中，第三部分跨越设置在衬底中的n型阱与p型阱之间的界面。在一些实施方式中，第一部分和第二部分的每个均与设置在衬底中的n型阱和p型阱之间的界面间隔开一定距离。
在一些实施方式中，第一部分包括第一栅电介质和第一栅电极，第二部分包括第二栅电介质和第二栅电极；以及第三部分包括第三栅电介质和第三栅电极。第一栅电极、第二栅电极和第三栅电极不同。在一些实施方式中，第一栅电极和第二栅电极的每个均包括第一型金属层和第二型金属层，其中，第一栅电极中的第一型金属层和第二型金属层的配置与第二栅电极中的第一型金属层和第二型金属层的配置不同。在这样的实施方式中，第三栅电极包括第一型金属层并且没有第二型金属层。在一些实施方式中，第一型金属层是p型金属层，并且第二型金属层是n型金属层。在一些实施方式中，第一栅电极中的第一型金属层和第二型金属层的配置包括具有第一厚度的第一型金属层和具有第二厚度的第二型金属层，以及第二栅电极中的第一型金属层和第二型金属层包括具有第三厚度的第一型金属层和具有第四厚度的第二型金属层。第三厚度大于第一厚度，并且第四厚度小于第二厚度。
另一示例性集成电路包括金属栅极，该金属栅极包括第一部分、第二部分和第三部分，其中，第二部分设置在第一部分和第三部分之间。第一部分包括第一栅极介电层、设置在第一栅极介电层上方的第一p型功函层，以及设置在第一p型功函层上方的第一n型功函层。第二部分包括第二栅极介电层和设置在第二栅极介电层上方的第二p型功函层。第三部分包括第三栅极介电层、设置在第三栅极介电层上方的第三p型功函层，以及设置在第三p型功函层上方的第二n型功函层。第二p型功函层将第一n型功函层与第二n型功函层分隔开，从而使得第一n型功函层不与第二n型功函层共享界面。在一些实施方式中，第二p型功函层与第一p型功函层和第三p型功函层共享界面。
在一些实施方式中，第一p型功函层、第二p型功函层和第三p型功函层包括钛和氮，以及第一n型功函层和第二n型功函层包括钛和铝。在一些实施方式中，第一n型功函层的厚度大于第二n型功函层的厚度。在一些实施方式中，第二p型功函层的厚度大于第一p型功函层的厚度和第三p型功函层的厚度。在一些实施方式中，第一p型功函层的厚度小于第三p型功函层的厚度。
示例性方法包括去除伪栅极以在栅极结构中形成栅极沟槽，其中，栅极沟槽跨越与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域以及位于第一晶体管区域和第二晶体管区域之间的边界区域。该方法还包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极沟槽中形成栅极介电层。该方法还包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方的栅极沟槽中形成p型功函层，其中，p型功函层在第一晶体管区域中具有第一厚度、在第二晶体管区域中具有第二厚度以及在边界区域中具有第三厚度。p型功函层和栅极介电层填充边界区域中的栅极沟槽。该方法还包括在第一晶体管区域和第二晶体管区域中的p型功函层上方的栅极沟槽中形成n型功函层。
在一些实施方式中，在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方的栅极沟槽中形成p型功函层包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方沉积第一p型功函层；从第一晶体管区域去除第一p型功函层；在第一晶体管区域中的栅极介电层、第二晶体管区域中的第一p型功函层和边界区域中的第一p型功函层上方沉积第二p型功函层；从第一晶体管区域和第二晶体管区域去除第二p型功函层；以及在第一晶体管区域中的栅极介电层、第二晶体管区域中的第一p型功函层和边界区域中的第二p型功函层上方沉积第三p型功函层。
在一些实施方式中，从第一晶体管区域去除第一p型功函层包括掩蔽第二晶体管区域和边界区域以及蚀刻第一晶体管区域中的第一p型功函层。在一些实施方式中，从第一晶体管区域和第二晶体管区域去除第二p型功函层包括掩蔽边界区域以及蚀刻第一晶体管区域和第二晶体管区域中的第二p型功函层。在一些实施方式中，形成p型功函层包括沉积含钛和氮的第一材料，并且形成n型功函层包括沉积含钛和铝的第二材料。
在一些实施方式中，在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方的栅极沟槽中形成p型功函层包括将p型功函层在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方沉积至第四厚度；回蚀刻第一晶体管区域中的p型功函层，以将第四厚度减小至第一厚度；以及回蚀刻第二晶体管区域中的p型功函层，以将第四厚度减小至第三厚度。在一些实施方式中，在回蚀刻第一晶体管区域中的p型功函层和回蚀刻第二晶体管区域中的p型功函层期间，边界区域由掩模层覆盖。
另一集成电路器件包括栅极结构，该栅极结构具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在第一部分和第二部件之间的第三部分。第三部分配置成阻挡金属在第一部分和第二部分之间扩散。在一些实施方式中，第一部分包括第一栅电介质和第一栅电极，第二部分包括第二栅电介质和第二栅电极，并且第三部分包括第三栅电介质和第三栅电极。在这样的实施方式中，第一栅电极、第二栅电极和第三栅电极不同。在一些实施方式中，第一栅极电介质、第二栅极电介质和第三栅极电介质相同。在一些实施方式中，第一栅极电介质、第二栅极电介质和第三栅极电介质不同。在一些实施方式中，第一晶体管是p型finfet，并且第二晶体管是n型finfet，其中，栅极结构的第一部分横穿p型finfet的第一鳍并且栅极结构的第二部分横穿n型finfet的第二鳍。
在一些实施方式中，第一栅电极和第二栅电极的每个均包括第一型金属层和第二型金属层，其中，第一栅电极中的第一型金属层和第二型金属层的第一配置与第二栅电极中的第一型金属层和第二型金属层的第二配置不同。在这样的实施方式中，第三栅电极包括第一型金属层并且没有第二型金属层。在一些实施方式中，第一配置包括具有第一厚度的第一型金属层和具有第二厚度的第二型金属层，并且第二配置包括具有第三厚度的第一型金属层和具有第四厚度的第二型金属层。第三厚度大于第一厚度，并且第四厚度小于第二厚度。
在一些实施方式中，第一型金属层是p型金属层，并且第二型金属层是n型金属层。在一些实施方式中，第二型金属层包括铝。在一些实施方式中，对应于第一晶体管的第一有源区域的宽度与对应于第二晶体管的第二有源区域的宽度与对应于设置在第一有源区域和第二有源区域之间的区的中性区域的宽度的比率由x:y:z给定，其中，x为约3至约10，y为约3至约10，并且z为约1。
另一示例性方法包括在与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域以及设置在第一晶体管区域和第二晶体管区域之间的边界区域上方形成栅极介电层。该方法还包括在第一晶体管区域、第二晶体管区域和边界区域中的栅极介电层上方形成第一型金属层。该方法还包括调整第一晶体管区域和第二晶体管区域中的第一型金属层的厚度。该方法还包括在第一晶体管区域和第二晶体管区域中的第一型金属层上方形成第二型金属层。在一些实施方式中，形成第一型金属层包括沉积含钛金属层。在一些实施方式中，形成第二型金属层包括沉积含铝金属层。在一些实施方式中，在调整第一晶体管区域中的第一型金属层的厚度和第二晶体管区域中的第一型金属层的厚度期间，边界区域不被掩模暴露。
在一些实施方式中，调整第一晶体管区域中的第一型金属层的厚度和第二晶体管区域中的第一型金属层的厚度包括回蚀刻第一晶体管区域和第二晶体管区域中的第一型金属层。在这样的实施方式中，形成第二型金属层包括在第一晶体管区域中的回蚀刻的第一型金属层和第二晶体管区域中的回蚀刻的第二型金属层上方沉积第二型金属层。在一些实施方式中，回蚀刻第一晶体管区域和第二晶体管区域中的第一型金属层包括将第一晶体管区域中的第一型金属层的厚度减小至第一厚度并且将第二晶体管区域中的第一型金属层的厚度减小至第二厚度，其中第二厚度与第一厚度不同。在一些实施方式中，回蚀刻第一晶体管区域和第二晶体管区域中的第一型金属层包括在回蚀刻在第一晶体管区域中的第一型金属层期间掩蔽第二晶体管区域和边界区域并且在回蚀刻第二晶体管区域中的第一型金属层期间掩蔽第一晶体管区域和边界区域。在一些实施方式中，掩模第二晶体管区域包括形成具有第一开口的第一图案化掩模层，该第一开口暴露第一晶体管区域中的第一型金属层，回蚀刻暴露的第一型金属层，以及去除第一图案化掩模层。在一些实施方式中，掩蔽第一晶体管区域包括形成具有第二开口的第二图案化掩模层，该第二开口暴露第二晶体管区域中的第一型金属层，回蚀刻第二晶体管区域中的暴露的第一型金属层，以及去除第二图案化掩模层。
在一些实施方式中，形成第一型金属层包括填充跨越第一晶体管区域、第二晶体管区域和边界区域的第一栅极沟槽；调整第一晶体管区域中的第一型金属层的厚度和第二晶体管区域中的第一型金属层的厚度包括在第一晶体管区域和第二晶体管区域中形成第二栅极沟槽；以及形成第二型金属层包括填充第一晶体管区域和第二晶体管区域中的第二栅极沟槽。在一些实施方式中，第一晶体管区域中的第二栅极沟槽的宽度大于第二晶体管区域中的第二栅极沟槽的宽度。在一些实施方式中，该方法包括通过从栅极结构去除伪栅极来形成第一栅极沟槽。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
1.一种集成电路器件，包括：
栅极结构，具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在所述第一部分和所述第二部分之间的第三部分，其中：
所述第三部分的配置与所述第一部分的配置和所述第二部分的配置不同，
所述第一部分的配置与所述第二部分的配置不同，以及
所述第三部分的配置阻挡金属组分在所述第一部分和所述第二部分之间的扩散。
2.根据权利要求1所述的集成电路器件，其中：
所述第一部分包括第一栅电介质和第一栅电极；
所述第二部分包括第二栅电介质和第二栅电极；以及
所述第三部分包括第三栅电介质和第三栅电极，其中，所述第一栅电极、所述第二栅电极和所述第三栅电极不同。
3.根据权利要求2所述的集成电路器件，其中：
所述第一栅电极和所述第二栅电极的每个均包括第一型金属层和第二型金属层，其中，所述第一栅电极中的第一型金属层和所述第二型金属层的配置与所述第二栅电极中的第一型金属层和第二型金属层的配置不同；以及
所述第三栅电极包括所述第一型金属层并且没有所述第二型金属层。
4.根据权利要求3所述的集成电路器件，其中：
所述第一栅电极中的第一型金属层和第二型金属层的配置包括具有第一厚度的所述第一型金属层和具有第二厚度的所述第二型金属层；以及
所述第二栅电极中的第一型金属层和第二型金属层包括具有第三厚度的所述第一型金属层和具有第四厚度的所述第二型金属层，其中，所述第三厚度大于所述第一厚度，并且所述第四厚度小于所述第二厚度。
5.根据权利要求3所述的集成电路器件，其中，所述第一型金属层是p型金属层，并且所述第二型金属层是n型金属层。
6.根据权利要求1所述的集成电路器件，其中，所述第一晶体管是p型finfet，并且所述第二晶体管是n型finfet，其中，所述栅极结构的第一部分横穿所述p型finfet的第一鳍，并且所述栅极结构的第二部分横穿所述n型finfet的第二鳍。
7.根据权利要求1所述的集成电路器件，其中，所述第三部分跨越设置在衬底中的n型阱与p型阱之间的界面。
8.根据权利要求7所述的集成电路器件，其中，所述第一部分和所述第二部分的每个均与设置在所述衬底中的所述n型阱和所述p型阱之间的界面间隔开一定距离。
9.一种集成电路，包括：
金属栅极，包括第一部分、第二部分和第三部分，其中，所述第二部分设置在所述第一部分和所述第三部分之间，其中：
所述第一部分包括第一栅极介电层、设置在所述第一栅极介电层上方的第一p型功函层，以及设置在所述第一p型功函层上方的第一n型功函层，
所述第二部分包括第二栅极介电层和设置在所述第二栅极介电层上方的第二p型功函层，以及
所述第三部分包括第三栅极介电层、设置在所述第三栅极介电层上方的第三p型功函层，以及设置在所述第三p型功函层上方的第二n型功函层，以及
所述第二p型功函层将所述第一n型功函层与所述第二n型功函层分隔开，从而使得所述第一n型功函层不与所述第二n型功函层共享界面。
10.一种形成集成电路器件的方法，包括：
去除伪栅极以在栅极结构中形成栅极沟槽，其中，所述栅极结构包括与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域以及位于第一晶体管区域和第二晶体管区域之间的边界区域；
在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极沟槽中形成栅极介电层；
在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极介电层上方的所述栅极沟槽中形成p型功函层，其中，所述p型功函层在所述第一晶体管区域中具有第一厚度、在所述第二晶体管区域中具有第二厚度以及在所述边界区域中具有第三厚度，其中，所述p型功函层和所述栅极介电层填充所述边界区域中的所述栅极沟槽；以及
在所述第一晶体管区域和所述第二晶体管区域中的所述p型功函层上方的所述栅极沟槽中形成n型功函层。
技术总结