本发明涉及集成电路制造技术领域，特别涉及一种半导体栅极结构及其制备方法。
背景技术：
动态随机存取存储器(dynamicrandomaccessmemory，简称dram)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(dram)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(wordline，简写为wl)与位线(bitline，简写为bl)彼此电性连接。
为提高动态随机存取存储器(dram)的集成度并加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(dram)中的晶体管通道区长度的设计有持续缩短的趋势，但如此一来晶体管会产生严重的短通道效应(shortchanneleffect)以及导通电流(oncurrent)下降等问题。已知的一种解决方法是将动态随机存取存储器(dram)中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(buriedchannelarraytransistor，bcat)的结构，这种具有掩埋沟道阵列晶体管(bcat)的动态随机存取存储器(dram)的结构如图1所示，包括：半导体衬底100、栅介质层101、第一金属阻挡层102、金属栅极(即字线)103、栅极隔离层104、第一导电接触结构105以及第二导电接触结构106，所述半导体衬底100具有呈纵长的u形的栅极沟槽(未图示)，金属栅极103通过栅极隔离层104掩埋在所述栅极沟槽中，并通过栅介质层101与半导体衬底100绝缘隔离，金属栅极103两侧的半导体衬底100中分别形成源/漏区(未图示)，第一导电接触结构105与金属栅极103一侧的源/漏区电性连接，第二导电接触结构106与金属栅极103另一侧的源/漏区电性连接。由于电流在源区(即金属栅极103一侧的源/漏区)与漏区(位于金属栅极103的另一侧的源/漏区)之间需要绕路地沿着所述栅极沟槽的u形结构流过，因此实际有效的沟道长度变长，这就缩小了各个存储单元中bcat晶体管所占的面积，同时可以抑制短沟道效应。
现有的动态随机存取存储器中，上述的金属栅极103在栅极沟槽中的填充厚度较大，例如占所述栅极沟槽的深度的5/13以上，甚至超过栅极沟槽的深度的一半以上，这虽然能够使得沟道的长度变大，但是也同时造成栅极电阻增大，器件电流减小，不利于器件性能的提高。
鉴于此，有必要设计一种新的半导体栅极结构及其制备方法，用以解决上述问题。
技术实现要素：
本发明的目的在于提供一种半导体栅极结构及其制备方法，能够降低栅极电阻，增大器件电路，以提高器件性能。
为解决上述技术问题，本发明提供一种半导体栅极结构，包括：
具有栅极沟槽的半导体衬底；以及，
金属栅极，填充于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。
可选地，所述半导体栅极结构还包括栅介质层和栅极隔离层，所述栅介质层形成于所述栅极沟槽的侧壁和底壁上，所述栅极隔离层填充于具有所述栅介质层的所述栅极沟槽中，并将所述金属栅极掩埋在内。
可选地，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围在所述金属栅极的底壁和侧壁上，且暴露出所述金属栅极上方的所述栅介质层表面。
可选地，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围所述金属栅极的底壁和侧壁，且并覆盖所述金属栅极上方的所述栅介质层表面。
可选地，所述半导体栅极结构还包括第二金属阻挡层，所述第二金属阻挡层形成于所述金属栅极的顶表面和所述栅极隔离层之间。
可选地，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。
可选地，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。
本发明还提供一种半导体栅极结构的制备方法，包括：
形成栅极沟槽于半导体衬底中；以及，
填充金属栅极于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。
可选地，填充所述金属栅极于所述栅极沟槽中的步骤包括：
形成栅介质层于所述栅极沟槽的底壁和侧壁上；
沉积栅极金属材料于所述栅极沟槽中，并回刻蚀所述栅极金属材料至所述填充厚度，以形成所述金属栅极；
填充栅极隔离层于所述栅极沟槽中，所述栅极隔离层将所述金属栅极掩埋在内。
可选地，在沉积所述栅金属极材料于所述栅极沟槽中之前，形成第一金属阻挡层于所述栅介质层上，所述第一金属阻挡层未填满所述栅极沟槽；在填充所述栅极隔离层于所述栅极沟槽中之前，形成第二金属阻挡层于所述金属栅极的上表面上。
可选地，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。
可选地，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。
与现有技术相比，本发明的半导体栅极结构及其制备方法具有以下有益效果：
1、通过将金属栅极在栅极沟槽中的填充厚度降低至该栅极沟槽深度的1/7～2/5，以降低栅极电阻，增大器件电流，进而提高器件性能。
2、由于金属栅极的填充厚度降低，金属栅极上方的栅极隔离层相应的变厚，因此能够避免后续第二导电接触结构和所述金属栅极之间存在短路的风险，且能够使得金属栅极与后续形成的第二导电接触结构和存储节点接触结构之间的距离拉大，进而降低所述金属栅极和漏极之间以及金属栅极和源极之间的漏电。
3、进一步地，在金属栅极和栅介质层之间以及金属栅极和栅极隔离层之间形成氮化铝钛(tialn)作为金属阻挡层，利用tialn相较于tin更加耐高温、更加稳定的稳定的特点，来增强形成的器件的稳定性和可靠性。此外，金属阻挡层采用tialn后，由于al原子的引入，会导致晶格常数的变化，引起晶格向择优取向发生改变，进一步提高器件性能。
附图说明
图1为一种已知的具有bcat的dram的剖面结构示意图(仅示出了一个有源区处的结构)。
图2a和图2b为本发明具体实施例的半导体栅极结构的剖面结构示意图。
图3为本发明具体实施例的半导体栅极结构的制备方法流程图。
图4a至4d是图3所示的半导体栅极结构的制备方法中的器件结构剖面示意图。
其中，附图标记如下：
100-半导体衬底；100a-栅极沟槽；101-栅介质层；102-第一金属阻挡层；103-金属栅极；104-栅极隔离层；105-第一导电接触结构；106-第二导电接触结构；107-第二金属阻挡层；108-垫氧化层；109-层间介质层。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2a，本发明一实施例提供一种半导体栅极结构，包括：具有栅极沟槽(未在图2a中示出，可以参考图4a中的100a所示)的半导体衬底100、栅介质层101、第一金属阻挡层102、金属栅极103、栅极隔离层104、第一导电接触结构105、第二导电接触结构106以及第二金属阻挡层107。
其中，半导体衬底100可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，soi)、体硅(bulksilicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底100中可以定义有用于形成掩埋沟道阵列晶体管(bcat)的至少一个有源区(未图示)以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构(未图示)，所述有源区可以是鳍片式的立体结构，也可以是平面结构。当待制作的半导体栅极结构为存储器的字线时，浅沟槽隔离结构可以将所有的有源区隔离成阵列排布，以制作存储器的存储阵列。所述浅沟槽隔离结构可以包括一位于所述半导体衬底100中的浅沟槽(未图示)和填充所述浅沟槽的介质材料，所述介质材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(lineoxide)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅。
所述栅极沟槽形成在相应的有源区中，其形状可以呈直角u形，也可以圆角u形。所述栅极沟槽两侧的半导体衬底100中可以分别形成有源区(未图示)和漏区(未图示)。进一步地，所述半导体衬底100的至少一个所述有源区中并排设置有两个所述栅极沟槽，两个所述栅极沟槽之间的有源区区域中形成有漏区,两个所述栅极沟槽相背的一侧的有源区区域中形成有源区，由此可以在一个有源区中制作两个bcat，有利于提高器件集成度。
第一导电接触结构105和第二导电接触结构106分别形成在所述栅极沟槽两侧的半导体衬底100(即有源区)上。当所述半导体栅极结构为存储器的字线时，所述半导体衬底100中具有按单元行、单元列呈阵列排布的多个有源区，每个有源区上的第一导电接触结构105为存储节点接触，其底部例如与半导体衬底100中的源区电性连接，顶部与受控于bcat并用于存储数据的电容器(未图示)电性连接，所述第二导电接触结构106为位线接触，其底部与漏区电性连接，顶部与存储器的位线(未图示)电性连接。每个单元行上的金属栅极103连为一体，作为所述存储器的一条字线，每条位线通过所述单元列上的所述第二导电接触结构106与相应的bcat的漏区电性连接。优选地，所述第一导电接触结构105和所述第二导电接触结构106均为复合结构，包括依次层叠在半导体衬底100上的金属硅化物层(未图示)、金属阻挡层(未图示)以及金属层(未图示)。其中，所述金属硅化物层可以降低接触电阻，所述金属硅化物层可以是包含ti、w、co、ni、zr、mo、ta等金属元素中的至少一种的金属硅化物。所述金属阻挡层可以防止金属层中的金属扩散到半导体衬底100中，而影响器件性能，所述金属阻挡层的材料可以是tialn、tacn、tasin、tin或tan等金属氮化物；所述金属层的材料可以是包括w、cu、ni、co、ti和ta等金属中的至少一种。
所述栅介质层101覆盖在所述栅极沟槽的侧壁和底壁上，所述第一金属阻挡层102覆盖在所述栅介质层101的表面上，所述金属栅极103填充在所述栅极沟槽的底部上，所述第二金属阻挡层107覆盖在所述金属栅极103的顶面上。所述金属栅极103的填充厚度h2优选为所述栅极沟槽的深度h的1/7～2/5，例如当所述栅极沟槽的深度h为100nm～130nm时，所述金属栅极103的填充厚度h2为20nm～30nm，由此，一方面，可以减小栅极电阻，增大器件电流；另一方面，可以增大金属栅极103的顶部与第一导电接触结构105、第二导电接触结构106之间的距离，避免金属栅极103与第一导电接触结构105、第二导电接触结构106之间发生短路问题，降低金属栅极103与漏区之间以及金属栅极103与源区之间的漏电。所述金属栅极103可以包括一个或多个功函数金属层以及被所述功函数金属层包围的金属电极层，其中功函数金属层的选材由需形成的bcat晶体管的导电类型决定，当需形成的bcat晶体管为p型晶体管时，金属栅极103中的功函数金属层的是p型功函数金属材料，所述p型功函金属材料可以包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、w其他合适的p型功函材料或它们的组合，当需形成的bcat晶体管为n型晶体管时，金属栅极103中的功函数金属层的是n型功函数金属材料，所述n型功函数金属材料包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的n型功函材料或它们的组合；金属电极层的材料可以包括al、w、cu和/或其他合适的金属材料。相应地，所述栅介质层102的材质为高k介质(介电常数k大于7)，高k介质的材料例如是ta2o5、tio2、tin、al2o3、pr2o3、la2o3、laalo3、hfo2、zro2或其它组分的金属氧化物等，以与金属栅极103兼容，有利于提高载流子的迁移率，提高器件性能。所述第一金属阻挡层102用于阻挡金属栅极103中的金属离子向所述栅介质层102和所述半导体衬底100中扩散，并同时提高栅介质层101和金属栅极103之间的粘附力。所述第二金属阻挡层107用于阻挡金属栅极103中的金属离子向所述栅极隔离层104以及金属栅极103上方的所述半导体衬底100中扩散，并同时用于提供栅极隔离层104和金属栅极103之间的粘附力。所述第一金属阻挡层102和所述第二金属阻挡层107的材质均优选包括氮化铝钛(tialn)，tialn相较于氮化钛(tin)更加耐高温，化学性能更加稳定，且al原子的引入能够导致晶格常数的变化，引起晶格向择优取向发生改变，由此可以进一步提供器件性能。本实施例中，所述第一金属阻挡层102不仅仅包围在金属栅极103的底表面和侧壁上，还向上延伸至金属栅极103上方的栅介质层101的侧壁上，所述第二金属阻挡层107不仅仅覆盖在金属栅极103的顶表面上，还向上延伸至金属栅极103上方的第一金属阻挡层102的侧壁上，即所述第二金属阻挡层107包围在所述栅极隔离层104的底表面和侧壁上，所述第一金属阻挡层102还覆盖在所述第二金属阻挡层107的侧壁上。请参考图2b，在本发明的其他实施例中，所述第一金属阻挡层102可以仅仅覆盖在金属栅极103的侧壁和底表面上，所述第二金属阻挡层107可以仅仅覆盖在金属栅极103的顶表面和所述的第一金属阻挡层102的顶表面上。
所述栅极隔离层104填充于所述栅极沟槽101中并填满所述栅极沟槽，将所述金属栅极103掩埋在内。栅极隔离层104的材料包括但不限于氧化硅、氮化硅和氮氧化硅。
应当认识到，本发明的第一金属阻挡层102和第二金属阻挡层107不仅仅限于tialn单层膜，还可以是叠层结构，所述叠层结构包括ti或ta等金属层、tialn、tacn、tasin、tin或tan等金属氮化物层或者金属和金属氮化物中的至少一种。
本发明的半导体栅极结构适用于各种电子设备的制作，所述电子设备可以是手机、可穿戴设备、笔记本电脑、平板电脑等各种移动终端，所述可穿戴设备包括智能眼镜、头戴设备以及手表、手环等腕戴设备。
请参考图3，本发明的半导体栅极结构可以采用如下所述的半导体栅极结构的制备方法来制作，所述半导体栅极结构的制备方法包括以下步骤：
s1，形成栅极沟槽于半导体衬底中；
s2，依次形成栅介质层和第一金属阻挡层于所述栅极沟槽的侧壁和底壁上；
s3，填充金属栅极于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5；以及，
s4，形成第二金属阻挡层于所述金属栅极的顶表面上并填充栅极隔离层于所述栅极沟槽中；
s5，分别形成第一导电接触结构和第二导电接触结构于所述栅极沟槽两侧的半导体衬底上。
请参考图4a，首先，执行步骤s1，形成栅极沟槽101于半导体衬底100中，具体过程包括：
步骤一、提供一半导体衬底100，半导体衬底100可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，soi)、体硅(bulksilicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底100中可以定义有用于形成掩埋沟道阵列晶体管(bcat)的至少一个有源区(未图示)以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构(未图示)，所述有源区可以是鳍片式的立体结构，也可以是平面结构。当待制作的半导体栅极结构为存储器的字线时，浅沟槽隔离结构可以将所有的有源区隔离成阵列排布，以制作存储器的存储阵列。所述浅沟槽隔离结构可以包括一位于所述半导体衬底100中的浅沟槽(未图示)和填充所述浅沟槽的介质材料(未图示)，所述介质材料可以包括通过热氧化工艺形成并覆盖在所述浅沟槽的衬氧化层(lineoxide，未图示)以及位于衬氧化层的表面上并填满所述浅沟槽的二氧化硅(未图示)，由此提高浅沟槽隔离结构的隔离性能，具体形成过程包括：(1)通过热氧化工艺在半导体衬底100的表面上形成垫氧化层108；(2)通过化学气相沉积工艺形成氮化硅硬掩膜层(未图示)，并进一步通过光刻胶涂覆、曝光、显影等光刻工艺在氮化硅硬掩膜层上形成图形化光刻胶层(未图示)，所述图形化光刻胶层覆盖所述有源区及其上方的各层，并暴露出所述有源区之间用作隔离区的半导体底100上方的氮化硅硬掩膜层；(3)以所述图形化光刻胶层为掩膜，对暴露出的氮化硅硬掩膜层及其下方的垫氧化层以及部分深度的半导体衬底100执行刻蚀工艺，以在有源区之间的半导体衬底100中形成浅沟槽；(4)去除所述图形化光刻胶层；(5)可通过气相沉积工艺或者热氧化工艺，形成衬氧化层(lineoxide，未图示)于所述浅沟槽的侧壁和底表面上；(6)采用化学气相沉积等工艺，向所述浅沟槽的表面以及氮化硅硬掩膜层的表面上沉积二氧化硅，直至二氧化硅填满所述浅沟槽；(7)采用化学机械平坦化工艺对所述二氧化硅进行顶表面平坦化，直至所述二氧化硅的顶表面与所述氮化硅硬掩膜层的顶表面齐平，以形成浅沟槽隔离结构；(8)可以采用湿法刻蚀等工艺去除所述氮化硅硬掩膜层。进一步的，在沉积二氧化硅之后，或者对所述二氧化硅进行顶表面平坦化之后，或者去除所述氮化硅硬掩膜层之后，还包括采用所述高温热退火、紫外光(uv)或激光(laser)等高能光线激化工艺等对填充在所述浅沟槽中的所述二氧化硅执行致密化处理(densification)，以增加介质材料的致密性，确保浅沟槽隔离结构的隔离效果，以及强化其机械强度。所述高温热退火工艺的制程温度例如为800℃～1200℃，在执行高温热退火工艺时还可进一步通入臭氧(o3)和/或一氧化碳(co)等强反应性气体。此外，在形成浅沟槽隔离结构之后，可通过离子注入工艺并进一步结合退火激活等工艺形成在各个有源区中形成阱区(未图示)，其中，所述阱区的掺杂类型由需形成的bcat晶体管的导电类型决定，例如本实施例中，若所形成的bcat晶体管为n型晶体管，则所述阱区为p型掺杂区。所述阱区的掺杂深度可根据实际状况进行调整。需要说明的是，上述的垫氧化层可以在形成浅沟槽隔离结构的过程中保护半导体衬底100以及有源区，该垫氧化层108可以继续保留，在后续工艺中作为半导体衬底100以及有源区的顶表面的保护层。
步骤二，还请继续参考图4a，在浅沟槽隔离结构以及垫氧化层108的表面上依次形成图形化的硬掩膜层(未图示)，具体形成过程包括：(1)可以通过化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)等工艺在具有浅沟槽隔离结构和垫氧化层的表面上形成硬掩膜层，所述硬掩膜层的材料包括氮化硅、氮氧化硅、氧碳化硅、碳氮化硅、金属氮化物、金属氧化物和金属碳化物中的至少一种，优选为氮化硅(sin)，氮化硅材料易得，成本低，制造方法成熟，且与垫氧化层具有较高的刻蚀选择比；(2)可以通过光刻胶涂覆、利用栅极掩膜板(gatemask，未图示，当制作的半导体栅极结构为存储器的字线时，该掩膜板为字线掩膜板)的曝光、显影等一系列光刻工艺，形成用于定义栅极(即字线)的开口(未图示)；(3)以具有所述开口的光刻胶层(未图示)为掩膜，刻蚀硬掩膜层至垫氧化层108表面，以将光刻胶中的栅极(即字线)图案转移到硬掩膜层中；(4)去除光刻胶，并以硬掩膜层为掩膜，继续向下刻蚀，即依次刻蚀垫氧化层108以及部分深度的半导体衬底100(包括有源区以及浅沟槽隔离结构)，以在所述半导体衬底100中形成栅极沟槽100a。栅极沟槽100a的形状可以均为圆角u形、直角u形或上宽下窄的梯形。由于掩埋沟道阵列晶体管(bcat)的电学特性可以根据从半导体衬底的上表面(即顶表面)到其埋入式栅极的底表面的深度而改变，因此，调整栅极沟槽100a的深度，可以达到要求的掩埋沟道阵列晶体管(bcat)的电学特性，从而提高最终形成的半导体栅极结构的电学性能和可靠性。本实施例中，所述栅极沟槽100a的深度h为100nm～130nm。
步骤三，还请继续参考图4a，可以通过刻蚀工艺或者化学机械平坦化工艺等去除垫氧化层108表面上的硬掩膜层等，并进一步进行清洗，以暴露出干净的栅极沟槽100a的侧壁和底表面，以为金属栅极103的形成做准备。本实施例中，在所述半导体衬底100的一个有源区中可以并排设置有两个所述栅极沟槽100a，两个所述栅极沟槽100a之间的有源区在后续用于形成漏区,两个所述栅极沟槽100a相背的一侧的有源区在后续用于分别形成源区，由此可以在一个有源区中制作两个bcat，有利于提高器件集成度。
请参考图4b，在步骤s2中，可以先采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺，在所述垫氧化层108以及栅极沟槽100a的侧壁和底表面上覆盖栅介质层101，所述栅介质层101的材质优选为高k介质(介电常数k大于7)，高k介质的材料例如是ta2o5、tio2、tin、al2o3、pr2o3、la2o3、laalo3、hfo2、zro2或其它组分的金属氧化物等，以与即将形成的金属栅极103兼容，有利于提高载流子的迁移率，提高器件性能。且优选为采用原子层沉积工艺(ald)来制备高k介质材质的栅介质层101，以保住栅介质层101的成膜质量和厚度均一性。
请继续参考图4b，在步骤s2中，接着，通过物理气相沉积、化学气相沉积、原子层沉积等工艺，在栅介质层101的表面上沉积第一金属阻挡层102，优选采用原子层沉积工艺来制备第一金属阻挡层102，以保护栅介质层101，防止栅介质层101质量变差。第一金属阻挡层102也被称为金属势垒层或金属粘附阻挡层，旨在保护栅介质层101在后续步骤中不会引入金属杂质，同时提高栅介质层101和后续形成的金属栅极103之间的粘附力。例如，在本实施例中，金属栅极103包括一个或多个功函数金属层。在没有金属阻挡层102的情况下，来自那些功函数金属层的金属材料将扩散至栅介质层101内，从而造成制造缺陷。在各个实施例中，第一金属阻挡层102包括ti或ta等金属层、tialn、tacn、tasin、tin或tan等金属氮化物层或者金属和金属氮化物中的任意一种或多种组合。应当认识到，在一些情况下，单层的第一金属阻挡层102可能不会对栅介质层101提供足够的保护，需要在栅极沟槽100a中形成具有多层堆叠的复合结构的第一金属阻挡层102，增强对栅介质层101的保护，以避免表层的金属阻挡层在受到蚀刻和损害时，金属栅极103中的材料将会污染扩散至栅介质层101中，导致器件缺陷。优选地，所述第一金属阻挡层102的材质包括氮化铝钛(tialn)，tialn相较于氮化钛(tin)更加耐高温，化学性能更加稳定，且al原子的引入能够导致晶格常数的变化，引起晶格向择优取向发生改变，由此可以进一步提供器件性能。
请继续参考图4b，在步骤s3中，首先，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在所述第一金属阻挡层102的表面上沉积栅极金属材料，所述栅极金属材料在栅极沟槽100a的底部上的沉积厚度至少要达到需要形成的金属栅极103所需的厚度。然后，可以通过回刻蚀工艺去除栅极沟槽100a以外的区域上的栅极金属材料，并使得栅极金属材料仅仅填充在栅极沟槽100a中，用作金属栅极103，且该回刻蚀工艺可以使得栅极金属材料和第一金属阻挡层102之间具有较高的刻蚀比，在回刻蚀结束后，形成的金属栅极103的填充厚度(也可以是高度)小于栅极沟槽100a的深度，且金属栅极103上方的第一金属阻挡层102也被保留下来。在本发明的其他实施例中，该回刻蚀工艺可以使得金属栅极材料和第一金属阻挡层102之间具有接近刻蚀比，在回刻蚀结束后，形成的金属栅极103的填充厚度(也可以是高度)小于栅极沟槽100a的深度，且金属栅极103上方的第一金属阻挡层102也被刻蚀掉，例如使得栅介质层101侧壁上的第一金属阻挡层102的顶部低于金属栅极103的高度。此外，金属栅极103通常为叠层结构，包括覆盖在第一金属阻挡层102上的功函数金属层(未图示)以及所述功函数金属层包围的金属电极层(未图示)。其中功函数金属层的选材由需形成的bcat晶体管的导电类型决定，当需形成的bcat晶体管为p型晶体管时，金属栅极103中的功函数金属层的是p型功函数金属材料，所述p型功函金属材料可以包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、w其他合适的p型功函材料或它们的组合，当需形成的bcat晶体管为n型晶体管时，金属栅极103中的功函数金属层的是n型功函数金属材料，所述n型功函数金属材料包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的n型功函材料或它们的组合。功函数金属层可以是单层，也可以是多个层。本实施例中金属栅极103的顶表面低于后续形成的源区(未图示)和漏区(未图示)的顶表面，从而使功函数金属层与所述源区、漏区之间的距离增加，有利于防止功函数金属层在源区、漏区之间发生栅致漏极电流泄露(gated-inducedrainleakage，gidl)。金属栅极103中的金属电极层的材料可以包括al、w、cu和/或其他合适的金属材料。
请参考图4b和图4c，在步骤s4中，首先，通过物理气相沉积、化学气相沉积、原子层沉积等工艺，在金属栅极103的顶表面以及第一金属阻挡层102的表面上沉积第二金属阻挡层107，优选采用原子层沉积工艺来制备第二金属阻挡层107，以防止金属栅极103中的金属向上扩散，同时提高金属栅极103和后续形成的栅极隔离层104之间的粘附力。第二金属阻挡层107可以包括ti或ta等金属层、tialn、tacn、tasin、tin或tan等金属氮化物层或者金属和金属氮化物中的任意一种或多种组合。优选地，所述第二金属阻挡层107的材质包括氮化铝钛(tialn)，tialn相较于氮化钛(tin)更加耐高温，化学性能更加稳定，且al原子的引入能够导致晶格常数的变化，引起晶格向择优取向发生改变，由此可以进一步提供器件性能。在本发明的其他实施例中，可以通过回刻蚀工艺回刻蚀所述第二金属阻挡层107至一定的高度，以暴露出栅极上方的部分栅介质层101侧壁。
请继续参考图4b和图4c，在步骤s4中，接着，采用物理气相沉积、化学气相沉积、原子层沉积等工艺，在第二金属阻挡层107上沉积栅极隔离层104，栅极隔离层104的材料包括但不限于氧化硅、氮化硅和氮氧化硅，沉积的栅极隔离层104至少能够填满所述栅极沟槽100a。进一步通过化学机械平坦化工艺对所述栅极隔离层104的顶部平坦化至所述栅极沟槽100a周围的所述半导体衬底100的顶表面或者垫氧化层108的顶表面，以去除栅极沟槽100a外围的半导体衬底100上的栅极隔离层104、第二金属阻挡层107、第一金属阻挡层102和栅介质层101，进而形成埋设于栅极沟槽100a中的金属栅极103。
之后，可以以所述栅极隔离层104为掩膜，对栅极沟槽100a两侧的有源区进行ldd(轻掺杂漏区)离子注入、halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述栅极沟槽100a两侧的有源区中分别形成源区(未图示)和漏区(未图示)，由此，金属栅极103及分居所述金属栅极103两侧的源区和漏区组成bcat结构的主要部分。当一个有源区中形成两个栅极沟槽100a时，该有源区可以制作出两个bcat，且两个栅极沟槽100a之间的有源区中形成有这两个bcat共用的源区或漏区，所述共用的源区或漏区与后续形成的第二导电接触结构电性连接，栅极沟槽100a另一侧的源区或漏区与后续形成的第一导电接触结构电性连接。在本发明的其他实施例中，也可以通过刻蚀工艺对在所述金属栅极103两侧的有源区表面上的栅介质层101至栅极隔离层104的叠层结构进行刻蚀，以形成暴露出用于形成源区和漏区的有源区的表面的开口，然后，以剩余的栅介质层101至栅极隔离层104的叠层结构为掩膜，对暴露出的有源区进行ldd(轻掺杂漏区)离子注入、halo(晕环)离子注入以及源漏重掺杂离子注入等，以在所述金属栅极103两侧的有源区中形成所需的源区(未图示)和漏区(未图示)。当栅极沟槽100a为u形槽时，在沿着电流的导通方向上(即，分居金属栅极103两侧的源区至漏区的电流流通方向)可形成u形的导电沟道，从而提高了导电沟道的长度。如此一来，随着晶体管尺寸的缩减，即使金属栅极103两侧的源区和漏区之间的绝对距离缩减，然而，由于所形成的导电沟道为u形沟道，从而可有效改善晶体管结构的短沟道效应。此外，根据不同导电类型的晶体管结构，所述源区和漏区中掺杂相应导电类型的离子，例如所述bcat晶体管结构为n型晶体管时，则所述源区和漏区中的掺杂离子为n型掺杂离子，所述n型掺杂离子例如为磷(p)离子、砷(as)离子、锑(sb)离子；所述bcat晶体管结构为p型晶体管时，则所述源区和漏区中的掺杂离子为p型掺杂离子，所述p型掺杂离子例如为硼(b)离子、氟化硼(bf2 )离子、镓(ga)离子、铟(in)离子。
请参考图4d，在步骤s5中，首先，在半导体衬底100和栅极隔离层104上形成层间介质层109，其材质可以是氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的绝缘材料；然后，通过光刻、刻蚀工艺打开栅极沟槽100a两侧的层间介质层109，形成暴露出所述栅极沟槽100a两侧的半导体衬底100表面的接触孔(未图示)；接着，通过采用物理气相沉积(包括电镀、蒸镀等)、化学气相沉积、原子层沉积等工艺，在接触孔中沉积导电材料，直至沉积的导电材料填满所述接触孔，所述导电材料可以包括掺杂的多晶硅、未掺杂的多晶硅以及金属(包括al、w或cu等)中的至少一种；进一步采用化学机械平坦化(cmp)工艺平坦化所述导电材料至所述层间介质层109的表面，以形成第一导电接触结构105和第二导电接触结构106。在本发明的其他实施例中，第一导电接触结构105和第二导电接触结构106也可以是复合结构，包括依次层叠在半导体衬底100上的金属硅化物层(未图示)、金属阻挡层(未图示)以及金属层(未图示)，由此可以降低接触电阻。其中，金属层的材料可以是w、ti、al、cu或ta等金属；金属阻挡层可以防止金属层中的金属扩散到半导体衬底100中，而影响器件性能，金属阻挡层的材料可以是tialn、tacn、tasin、tin或tan等金属氮化物；金属硅化物层可以降低金属层和半导体衬底100之间的接触电阻，金属硅化物层可以是包含ti、w、co、ni、zr、mo、ta等金属元素中的至少一种的金属硅化物。
本发明的半导体栅极结构的制备方法，通过将金属栅极在栅极沟槽中的填充厚度设置为该栅极沟槽深度的1/7～2/5，以降低栅极电阻，增大器件电流，进而提高器件性能，特别适用于存储器的制作。当本发明的半导体栅极结构的制备方法应用于制作存储器时，多个有源区中的金属栅极对齐设置并连接在一起就形成了存储器的字线，多个第二导电接触结构对齐设置并连接至同一条位线。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
1.一种半导体栅极结构，其特征在于，包括：
具有栅极沟槽的半导体衬底；以及，
金属栅极，填充于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。
2.如权利要求1所述的半导体栅极结构，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层形成于所述栅极沟槽的侧壁和底壁上，所述栅极隔离层填充于具有所述栅介质层的所述栅极沟槽中，并将所述金属栅极掩埋在内。
3.如权利要求2所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围在所述金属栅极的底壁和侧壁上，且暴露出所述金属栅极上方的所述栅介质层表面。
4.如权利要求2所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围所述金属栅极的底壁和侧壁，并覆盖所述金属栅极上方的所述栅介质层表面。
5.如权利要求3或4所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第二金属阻挡层，所述第二金属阻挡层形成于所述金属栅极的顶表面和所述栅极隔离层之间。
6.如权利要求5所述的半导体栅极结构，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。
7.如权利要求1至4或6中任一项所述的半导体栅极结构，其特征在于，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。
8.一种半导体栅极结构的制备方法，其特征在于，包括：
形成栅极沟槽于半导体衬底中；
填充金属栅极于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。
9.如权利要求8所述的半导体栅极结构的制备方法，其特征在于，填充所述金属栅极于所述栅极沟槽中的步骤包括：
形成栅介质层于所述栅极沟槽的底壁和侧壁上；
沉积栅极金属材料于所述栅极沟槽中，并回刻蚀所述栅极金属材料至所述填充厚度，以形成所述金属栅极；
填充栅极隔离层于所述栅极沟槽中，所述栅极隔离层将所述金属栅极掩埋在内。
10.如权利要求9所述的半导体栅极结构的制备方法，其特征在于，在沉积所述栅极金属材料于所述栅极沟槽中之前，形成第一金属阻挡层于所述栅介质层上，所述第一金属阻挡层未填满所述栅极沟槽；在填充所述栅极隔离层于所述栅极沟槽中之前，形成第二金属阻挡层于所述金属栅极的上表面上。
11.如权利要求10所述的半导体栅极结构的制备方法，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。
12.如权利要求8至11中任一项所述的半导体栅极结构的制备方法，其特征在于，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。
技术总结