本申请实施例涉及但不限于半导体制造领域，尤其涉及一种接触凹槽形成方法及半导体。
背景技术：
在三维与非(3dnand)存储器的制造工艺中，由于三维存储器中不同区域的接触点通孔底部材质不同，且实际工艺中对不同接触点的通孔底部接触凹槽的刻蚀深度要求也是不同的，因此，对不同接触点的通孔底部接触凹槽的刻蚀控制成为了一个难点。在3dnand工艺中，相关技术采用对不同的接触点通孔分别进行光刻以及刻蚀，然后一起填充，一步化学机械研磨(chemicalmechanicalpolish，cmp)的方式来降低成本。尽管如此，对不同区域的接触点通孔分别进行光刻及刻蚀需要的成本仍旧很高。此外，随着堆叠层数的增加，接触点通孔的刻蚀时间越来越长，对接触点通孔分别进行曝光刻蚀也会带来极大的耗时增加。
技术实现要素：
有鉴于此，本申请实施例为提供一种接触凹槽形成方法及半导体。
本申请实施例的技术方案是这样实现的：
一方面，本申请提供了一种接触凹槽形成的方法，所述方法包括：
提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；
通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；
其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
另一方面，本申请还提供了一种半导体，所述半导体包括：
衬底；
对应于不同区域的第一结构、第二结构和第三结构；其中，所述第一结构采用第一材料，第二结构采用第二材料，第三结构至少顶部采用所述第二材料；所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层；
在所述第一结构、所述第二结构和所述第三结构上形成的特定深度的凹槽。
本申请实施例中，通过在第三结构的顶部使用第二材料形成一层阻挡层，可以在刻蚀工艺中利用第一材料与第二材料的不同刻蚀速率，在同一刻蚀过程中，达到在第一结构上刻蚀出较深的凹槽以及在第二结构上刻蚀出较浅的凹槽的同时，在第三结构上也刻蚀出较浅的凹槽。这样，可以将对应半导体不同区域和不同工艺要求的三种凹槽的光刻以及刻蚀分别合并在一起操作，从而降低成本和耗时。
进一步地，由于第一材料的刻蚀速率大于第二材料的刻蚀速率，使得第二材料的刻蚀速率可以相对较慢，从而可以增大刻蚀过程中刻蚀时间、力度等操作因素的工艺窗口，有利于第三结构中接触层的凹槽刻蚀控制。
此外，当第三结构中的阻挡层材料为导体材料或者电性改良后的半导体材料时，由于在接触点形成过程的后续工艺中会向接触凹槽中填充导体材料，因此，接触凹槽刻蚀完成后，第三结构中阻挡层残留的导体材料或者电性改良后的半导体材料仍然可以保证第三结构的电性一致性。
附图说明
图1a为相关技术中三维存储器的结构示意图；
图1b为符合工艺要求的沟道通孔的结构示意图；
图1c为多晶硅插塞完全被刻蚀掉的结构示意图；
图1d为本申请实施例接触凹槽形成方法的实现流程图；
图1e为本申请实施例提供的半成品的半导体的组成结构示意图；
图1f为本申请实施例提供的接触凹槽形成方法在第三结构中形成的接触凹槽结构示意图；
图1g为本申请实施例提供的接触凹槽形成方法在第三结构中形成的接触凹槽结构示意图；
图2a为本申请实施例提供的接触凹槽形成方法的实现流程图；
图2b为本申请实施例提供的半成品的半导体的组成结构示意图；
图2c为本申请实施例提供的接触凹槽形成方法在第三结构中形成的接触凹槽结构示意图；
图3a为本申请实施例提供的接触凹槽形成方法的实现流程图；
图3b为本申请实施例在插塞结构之上形成阻挡层的结构示意图；
图3c为本申请实施例提供的待刻蚀的半成品的半导体组成结构示意图；
图3d为本申请实施例提供的接触凹槽形成方法在沟道通孔中形成的接触凹槽结构示意图；
图4a为本申请实施例提供的接触凹槽形成方法的实现流程图；
图4b为本申请实施例提供的覆盖了绝缘层的半成品的半导体组成结构示意图；
图4c为本申请实施例提供的接触点垂直通孔示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面结合附图和实施例对本申请的技术方案进一步详细阐述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
为了更好地理解本申请实施例所描述的技术方案，首先对相关技术中三维存储器的结构及相应的工艺要求进行说明。
图1a为相关技术中三维存储器的结构示意图，如图1a所示，10为外围电路，20为阶梯结构，30为沟道通孔。在外围电路10中，11为接触点对应通孔底部的接触层，该接触层材质为半导体材料，可以为包括硅在内的任何合适的半导体材料，12为接触点通孔，接触点通孔底部包括在接触层表面形成的接触凹槽，图中未示出。在阶梯结构20中，21为接触点对应通孔底部的接触层，该接触层材质可以为任何合适的导体材料或半导体材料，22为接触点通孔，接触点通孔底部包括在接触层表面形成的接触凹槽，图中未示出。在沟道通孔30中，31为接触点对应通孔底部的接触层，该接触层材质可以为任何合适的半导体材料，32为接触点通孔，接触点通孔底部包括在接触层表面形成的接触凹槽，图中未示出。
根据离子注入浓度分布情况和电性阻值要求，外围电路接触点的接触凹槽要求比较深，然而沟道通孔接触点的接触凹槽也要求比较浅。图1b为符合工艺要求的沟道通孔的结构示意图，如图1b所示，31为内部填充了多晶硅的沟道，311为沟道顶部采用多晶硅形成的插塞结构，32为沟道通孔的接触点通孔，321为沟道通孔的接触点通孔底部的接触凹槽。可以看出图中接触凹槽321的深度比较浅，且插塞结构的多晶硅大部分都保留在，是符合沟道通孔的工艺要求的。此外，在阶梯结构中，为避免阶梯结构中导电层的钨被击穿而与下一层发生短路，也要求接触点的接触凹槽较浅。
针对背景技术中对不同区域的接触点通孔分别进行曝光刻蚀带来的问题，在相关技术中有如下解决方案：
这里以三维存储器中外围电路的接触点对应通孔底部的接触层材质为硅，阶梯结构的接触点对应通孔底部的接触层材质为钨，沟道通孔的接触点对应通孔底部的接触层材质为多晶硅为例进行说明。通过将外围电路和阶梯结构的接触点对应通孔打开之后，利用硅钨高选择比湿法刻蚀工艺来得到更深的外围电路接触点的接触凹槽，以及较浅的阶梯结构接触点的接触凹槽，以避免阶梯结构中导电层的钨被击穿而与下一层发生短路的问题。这样，在3dnand工艺中，可以通过同一光刻过程以及同一刻蚀过程，同时形成外围电路接触点通孔和阶梯结构接触点通孔，从而可以降低接触点形成过程中的接触点通孔的光刻和刻蚀成本，并节省工艺时间。
在上述方案中，虽然可以在同一光刻过程以及同一刻蚀过程同时形成外围电路接触点通孔和阶梯结构接触点通孔，但仍无法在形成外围电路接触点通孔和阶梯结构接触点通孔的同时，形成沟道通孔的接触点通孔，原因如下：
由于沟道通孔的插塞结构采用的多晶掺杂硅与外围电路接触点对应通孔底部的硅没有很高的刻蚀选择比，在对外围电路接触点进行湿法蚀刻工艺的同时，会导致沟道通孔接触点的多晶硅插塞缺失很多，严重的情况下多晶硅插塞会完全被刻蚀掉，从而导致沟道通孔无法形成加压接触点，如图1c所示，此时图中沟道通孔中的多晶硅插塞311已被完全刻蚀掉。因此，上述方案无法将外围电路接触点、阶梯结构接触点和沟道通孔接触点的光刻以及刻蚀分别合并在一起操作，以进一步降低成本和耗时。
本申请实施例提供一种接触凹槽形成方法，图1d为本申请实施例接触凹槽形成方法的实现流程示意图，如图1d所示，该方法包括：
步骤s101，提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；
这里，第三结构可以全部采用第二材料，也可以顶部采用第二材料，其他部分采用其他合适的材料，本领域技术人员在实施时可根据实际情况进行确定，本申请实施例对此并不限定。
图1e为本申请实施例提供的半成品的半导体的组成结构示意图，如图1e所示，该半导体包括第一结构41、第二结构42和第三结构43，其中，第一结构41采用第一材料，第二结构42采用第二材料，第三结构43的顶部432采用第二材料。
步骤s102，通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
这里，第一材料可以为半导体材料，第二材料可以是导体材料也可以是半导体材料。在实施时，本领域技术人员可根据实际情况选择合适的第一材料和第二材料，只要满足在第一刻蚀工艺的刻蚀条件下，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率即可。例如，第一材料可以包括但不限于硅(例如单晶硅、多晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)中的一种或多种，第二材料可以包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅锗、砷化镓等中的一种或多种。在一些实施例中，所述第一材料为半导体材料，所述第二材料为导体材料。
第一刻蚀过程可以采用干法刻蚀工艺，也可以采用湿法刻蚀工艺。第一材料和第二材料的刻蚀速率可以根据实际情况确定，以使得在第一结构、第二结构、第三结构上形成的凹槽的深度满足相应的工艺要求。在实施时，可以通过较高的第一材料与第二材料的刻蚀选择比，使得在同一第一刻蚀过程中，第一材料的刻蚀速率大于第二材料的刻蚀速率，从而在第一结构上刻蚀出较深的凹槽，而在第二结构上刻蚀出较浅的凹槽。同时，由于第三结构中的顶部采用第二材料作为位于接触层之上的刻蚀阻挡层，因此，在所述同一第一刻蚀过程中，还可以在第三结构中的顶部刻蚀出较浅的凹槽。图1f为本申请实施例提供的接触凹槽形成方法在第三结构中形成的接触凹槽结构示意图，如图1f所示，在第三结构43中，在顶部432上形成了较浅的凹槽。
在一些实施例中，所述第三结构包括采用所述第二材料的作为顶部的阻挡层以及采用第三材料的作为底部的接触层。这里，所述第三材料可以是根据实际情况确定的任何合适的材料。在一些实施例中，所述第三材料为半导体材料，在实施时，所述第三材料可以与第一材料相同，也可以与第一材料不同。在实施时，经过第一刻蚀过程，可以在第三结构中的顶部的刻蚀阻挡层上刻蚀出较浅的凹槽。在一些实施例中，在所述第一刻蚀过程中，当刻蚀力度较大或刻蚀时间较长时，也可以穿透所述第三结构中顶部的刻蚀阻挡层，在第三结构的接触层上刻蚀出较浅的凹槽，如图1g所示，在第三结构43中，刻蚀阻挡层432已被穿透，在接触层431上形成较浅的凹槽。
在一些实施例中，所述半导体为三维存储器，所述第一结构对应于所述三维存储器的外围区域，所述第二结构对应于所述三维存储器的阶梯区域，所述第三结构对应于所述三维存储器的存储区域。在实施时，所述第一结构可以为三维存储器外围区域的外围电路，所述第二结构可以为三维存储器阶梯区域的阶梯结构，所述第三结构可以为三维存储器存储区域的沟道通孔。
在一些实施例中，所述第一材料为第一半导体材料，所述第二材料为导体材料，所述第三材料为第二半导体材料。在实施的时候，导体材料可以包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)中的一种或多种，第一半导体材料和第二半导体材料可以为任何合适的半导体材料。在一些实施例中，可以根据实际需要在第一半导体材料和第二半导体材料中采用离子注入掺杂技术形成不同的掺杂半导体。
本申请实施例提供的接触凹槽形成方法，通过在第三结构的顶部采用第二材料形成一层阻挡层，可以在刻蚀工艺中利用所述第一材料与所述第二材料的不同刻蚀速率，在同一刻蚀过程中，达到在第一结构上刻蚀出较深的凹槽以及在第二结构上刻蚀出较浅的凹槽的同时，在第三结构上也刻蚀出较浅的凹槽。这样，可以将对应半导体不同区域和不同工艺要求的三种凹槽的光刻以及刻蚀分别合并在一起操作，从而降低成本和耗时。此外，由于第一材料的刻蚀速率大于第二材料的刻蚀速率，使得第二材料的刻蚀速率可以相对较慢，从而可以增大刻蚀过程中刻蚀时间、力度等操作因素的工艺窗口，有利于第三结构上的凹槽刻蚀控制。
本申请实施例提供一种接触凹槽形成方法，以解决上述相关技术中存在的无法对不同接触层材质和工艺要求的三种接触点在同一刻蚀过程中进行接触凹槽刻蚀的问题。图2a为本申请实施例接触凹槽形成方法的实现流程图，如图2a所示，该方法包括：
步骤s201，提供一半成品的半导体，所述半导体包括在衬底的不同区域，形成的接触层分别采用第一材料的第一结构、第二材料的第二结构，以及阻挡层采用第二材料的第三结构；其中，所述阻挡层位于采用第三材料形成的接触层之上；
图2b为本申请实施例提供的半成品的半导体的组成结构示意图，如图2b所示，该半导体包括衬底40、分别在衬底40的不同区域形成的第一结构41、第二结构42和第三结构43，其中，第一结构41包括采用第一材料形成的接触层411，第二结构42包括采用第二材料形成的接触层421，第三结构43包括采用第三材料形成的接触层431以及在该接触层431之上采用第二材料形成的阻挡层432。
这里，衬底可以包括任何合适的半导体材料。在实施时，该半导体材料包括但不限于硅(例如单晶硅、多晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)中的一种或多种。在一些实施例中，衬底可以是单层衬底或多层衬底，例如单晶硅单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。
步骤s202，通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
在一些实施例中，可以通过同一第一刻蚀过程，采用特定的第一材料与第二材料的刻蚀选择比，对第一结构和第二结构中的接触层、至少对第三结构中的阻挡层进行刻蚀，以形成特定深度的凹槽。
这里，第一材料与第二材料的刻蚀选择比为在刻蚀工艺中第一材料的刻蚀速率与第二材料的刻蚀速率的比。在实施时，可以根据实际需要的第一材料与第二材料的刻蚀速率确定该刻蚀选择比。在一些实施例中，可以通过较高的第一材料与第二材料的刻蚀选择比，在同一第一刻蚀过程中，在第一结构中的接触层上刻蚀出较深的凹槽，而在第二结构中的接触层上刻蚀出较浅的凹槽。同时，由于第三结构中的阻挡层位于接触层之上，且该阻挡层的材质为第二材料，因此，在所述同一第一刻蚀过程中，还可以在第三结构中的阻挡层上刻蚀出较浅的凹槽。在一些实施例中，在所述同一第一刻蚀过程中，当刻蚀力度较大或刻蚀时间较长时，也可以穿透所述第三结构中的阻挡层，在第三结构中的接触层上刻蚀出较浅的凹槽。
在实施的时候，可以根据实际的刻蚀力度或刻蚀时长选择合适的第三结构中的阻挡层的厚度，以保护第三结构中的接触层不被刻蚀或不被过多刻蚀，本申请实施例对此并不做限定。图2c为本申请实施例提供的接触凹槽形成方法在第三结构中形成的接触凹槽结构示意图，如图2c所示，在第三结构43中，在阻挡层432上形成了较浅的凹槽，接触层431受到保护未被刻蚀。
在一些实施例中，在特定的刻蚀条件下，所述第一材料与所述第二材料的刻蚀选择比大于第一比率阈值，所述第一材料与所述第三材料的刻蚀选择比小于第二比率阈值，其中所述第一比率阈值和所述第二比率阈值均大于1，且所述第一比率阈值大于所述第二比率阈值。在实施时，第一比率阈值和第二比率阈值由第一材料、第二材料和第三材料的性质以及刻蚀工艺中的实际能够达到的刻蚀条件决定。第一比率阈值越大第一材料与第二材料的刻蚀速率之比越大，这样经过相同的刻蚀时长，在第一材料中刻蚀的凹槽与第二材料中刻蚀的凹槽之间的深度差也越大；第二比率阈值越小第一材料与第三材料的刻蚀速率之比越小，这样在第一材料中刻蚀的凹槽与第三材料中刻蚀的凹槽之间的深度差越小。
在一些实施例中，所述半导体为三维存储器，所述第一结构为所述三维存储器的外围电路，所述第二结构为所述三维存储器的阶梯结构，所述第三结构为三维存储器的沟道通孔。相应地，所述第一材料为第一半导体材料，所述第二材料为导体材料，所述第三材料为第二半导体材料。在实施的时候，导体材料可以包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)中的一种或多种，第一半导体材料和第二半导体材料可以为任何合适的半导体材料。在一些实施例中，可以根据实际需要在第一半导体材料和第二半导体材料中采用离子注入掺杂技术形成不同的掺杂半导体。
本申请实施例提供的接触凹槽形成方法，通过在第三结构中的接触层之上使用第二材料形成一层阻挡层，可以在刻蚀工艺中利用第一材料与第二材料的高刻蚀选择比，在同一刻蚀过程中，达到在第一结构中的接触层上刻蚀出较深的凹槽以及在第二结构中的接触层上刻蚀出较浅的凹槽的同时，保护第三结构中的接触层不被刻蚀或不被过多刻蚀。这样，可以将不同接触层材质和不同工艺要求的三种接触点的光刻以及刻蚀分别合并在一起操作，从而降低成本和耗时。此外，由于第一材料与第二材料具备高刻蚀选择比时，对第二材料的刻蚀速率慢，从而可以增大刻蚀过程中刻蚀时间、力度等操作因素的工艺窗口，有利于第三结构中接触层的凹槽刻蚀控制。
本申请实施例提供一种接触凹槽形成的方法，图3a为本申请实施例提供的接触凹槽形成方法的实现流程图，如图3a所示，该方法包括：
步骤s301，提供一半导体衬底；
这里，半导体衬底可以包括任何合适的半导体材料。在实施时，该半导体材料包括但不限于硅(例如单晶硅、多晶硅)、硅锗、砷化镓、锗、绝缘体上硅、绝缘体上锗中的一种或多种。在一些实施例中，衬底可以是单层衬底或多层衬底，例如单晶硅单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。
步骤s302，在所述衬底的第一区域上形成外围电路，所述外围电路包括由所述第一半导体材料形成的接触层；
这里，接触层为接触点通孔刻蚀时的刻蚀停止层，第一半导体材料包括但不限于硅(例如单晶硅、多晶硅)、硅锗、砷化镓、锗、绝缘体上硅、绝缘体上锗中的一种或多种。在一些实施例中，可以根据实际需要在第一半导体材料中采用离子注入掺杂技术形成相应的掺杂半导体。
在一些实施例中，外围电路中包括阵列阱结构，在实施时，第一半导体材料可以是硅，外围电路的接触层可以为阵列阱结构中的n型硅衬底或p型硅衬底。
步骤s303，在所述衬底的第二区域上形成叠层结构，所述叠层结构包括交替叠置的导体层和电介质层，所述导体层由导体材料形成；
这里，导体层和电介质层在垂直方向上交替叠置，形成叠层结构，交替叠置的导电体和电介质层数可以根据实际需求确定。每一导体层可以各自具有相同的厚度或不同的厚度。类似地，每一电介质层也可以各自具有相同的厚度或不同的厚度。
在实施时，形成的叠层结构可以是导体层在最底层，也可以是电介质层在最底层。导体材料可以包括但不限于钨、钴、铜、铝中的一种或多种，电介质层的材料可以包括但不限于氧化硅、氮化硅或氮化铪等中的一种或多种。
步骤s304，在所述叠层结构的至少一个横向面上形成阶梯结构，所述阶梯结构中每一所述导体层均作为对应阶梯层的接触层；
这里，阶梯结构的每一阶梯层可以包括一个或多个导体/电介质层对。阶梯结构的每一阶梯层中的顶层可以是作为接触层的导体层。在实施时，阶梯结构的每两个相邻层可以在横向方向上偏移相同的距离。
步骤s305，在所述叠层结构内形成沟道通孔，所述沟道通孔内包括由第二半导体材料填充的沟道；
这里，沟道通孔垂直穿透所述叠层结构。在一些实施例中，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构形成沟道通孔。
第二半导体材料可以为任何合适的半导体材料。在实施时，可以采用物理气相沉积(physicalvapordeposition，pvd)工艺、化学气相沉积(chemicalvapordeposition，cvd)工艺或原子层沉积(atomiclayerdeposition，ald)工艺等任一沉积工艺，在沟道通孔的沟道内填充第二半导体材料。在一些实施例中，还可以根据实际需要在第二半导体材料中采用离子注入掺杂技术形成相应的掺杂半导体。
步骤s306，在沟道顶部采用所述第二半导体材料形成插塞结构，所述插塞结构为所述沟道通孔的接触层；
这里，插塞结构作为沟道通孔的加压接触点。在实施时，沟道通孔中的插塞结构可以用于作为存储器单元的漏极，而沟道通孔底部和叠层结构中导体层分别作为相应的源极和栅极。
步骤s307，在所述插塞结构之上采用所述导体材料形成阻挡层；
这里，阻挡层用于在接触点的接触凹槽刻蚀过程中，保护插塞结构中的第二半导体材料不被刻蚀或不被过多刻蚀。在实施的时候，可以根据实际的刻蚀力度或刻蚀时长选择合适的阻挡层厚度，以保护插塞结构中的接触层不被刻蚀或不被过多刻蚀，本申请实施例对此并不做限定。在一些实施例中，考虑到刻蚀速率，阻挡层的厚度可以大于20nm，但不能超过插塞结构中第二半导体材料的高度。
导体材料可以包括但不限于钨、钴、铜、铝中的一种或多种。在实施时，可以在采用第二半导体材料形成插塞结构时，在所述沟道通孔顶部预留一部分空间，在该预留空间内采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等任一沉积工艺，在沟道通孔顶部的沟道内，于插塞结构之上填充所述导体材料，形成阻挡层。
图3b为本申请实施例在插塞结构之上形成阻挡层的结构示意图，如图3b所示，沟道通孔30中，插塞结构311位于沟道31的顶部，阻挡层312位于插塞结构311之上，可以阻挡刻蚀过程中直接对插塞结构的刻蚀。
图3c为上述步骤s201至s207形成的待刻蚀的半成品的半导体组成结构示意图。如图3c所示，该半导体包括半导体衬底40以及在半导体衬底中形成的外围电路10和在半导体衬底上形成的叠层结构50，11为外围电路10中的接触层，20为叠层结构50中的阶梯结构，21为阶梯结构20中的导体层，30为叠层结构50中的沟道通孔，31为沟道通孔30中的沟道，311为沟道31的插塞结构，312为位于插塞结构之上的阻挡层。
步骤s308，通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
在一些实施例中，可以通过同一第一刻蚀过程，采用特定的第一半导体材料与导体材料的刻蚀选择比，对外围电路和阶梯结构中的接触层、至少对沟道通孔中的阻挡层进行刻蚀，以形成特定深度的凹槽。
这里，第一刻蚀过程可以采用干法刻蚀工艺，也可以采用湿法刻蚀工艺。第一半导体材料与导体材料的刻蚀选择比为在刻蚀工艺中第一半导体材料的刻蚀速率与导体材料的刻蚀速率的比。在实施时，可以根据实际需要的第一半导体材料与导体材料的刻蚀速率确定该刻蚀选择比。在一些实施例中，可以根据所述外围电路、所述阶梯结构以及所述沟道通孔分别对应的接触层中离子注入浓度分布和/或电性阻值要求，确定每一所述接触层和/或所述阻挡层要形成的接触凹槽的深度；根据每一所述接触凹槽的深度，确定所述第一刻蚀过程中采用的所述第一半导体材料与导体材料的刻蚀选择比。
图3d为本申请实施例提供的接触凹槽形成方法在沟道通孔中形成的接触凹槽结构示意图，如图3d所示，在沟道通孔30中，在阻挡层33上形成了较浅的凹槽，插塞结构31受到保护未被刻蚀。
需要说明的是，外围电路可以为三维存储器外围区域的外围电路，阶梯结构可以为三维存储器阶梯区域的阶梯结构，沟道通孔可以为三维存储器存储区域的沟道通孔。在实施时，外围电路可以作为第一结构，阶梯结构可以作为第二结构，沟道通孔可以作为第三结构。
本申请实施例提供的接触凹槽形成方法，通过在沟道通孔中插塞结构之上形成由导体材料构成的阻隔层，可以在刻蚀工艺中利用第一半导体材料与导体材料的高刻蚀选择比，在同一刻蚀过程中，达到在外围电路中的接触层上刻蚀出较深的凹槽以及在阶梯结构中的接触层上刻蚀出较浅的凹槽的同时，保护沟道通孔中的接触层不被刻蚀或不被过多刻蚀。这样，可以将外围电路、阶梯结构和沟道通孔中分别对应的不同接触层材质和不同工艺要求的三种接触点的光刻以及刻蚀分别合并在一起操作，从而降低成本和耗时。进一步地，由于第一半导体材料与导体材料具备高刻蚀选择比时，对第二半导体材料的刻蚀速率慢，从而可以增大刻蚀过程中刻蚀时间、力度等操作因素的工艺窗口，有利于沟道通孔中接触层的凹槽刻蚀控制。此外，由于沟道通孔中的阻挡层材料为导体材料，在接触点形成过程的后续工艺中也会向接触凹槽中填充导体材料，因此，接触凹槽刻蚀完成后，沟道通孔中阻挡层残留的导体材料仍然可以保证沟道通孔的电性一致性。
本申请实施例提供一种接触凹槽形成的方法，图4a为本申请实施例提供的接触凹槽形成方法的实现流程图，如图4a所示，该方法包括：
步骤s401，提供一半导体衬底；
步骤s402，在所述衬底的第一区域上形成外围电路，所述外围电路包括由所述第一半导体材料形成的接触层；
步骤s403，在所述衬底的第二区域上通过交替叠置导体层和电介质层形成叠层结构，所述导体层由导体材料形成；
步骤s404，在所述叠层结构的至少一个横向面上形成阶梯结构，所述阶梯结构中每一所述导体层均作为对应阶梯层的接触层；
步骤s405，在所述叠层结构内形成沟道通孔，所述沟道通孔内包括由第二半导体材料填充的沟道；
步骤s406，在沟道顶部采用所述第二半导体材料形成插塞结构，所述插塞结构为所述沟道通孔的接触层；
步骤s407，在所述插塞结构之上采用所述导体材料形成阻挡层；
这里，步骤s401至s407的具体实施细节可以参照前述步骤s301至s307，在此不再赘述。
步骤s408，在所述衬底上形成覆盖所述外围电路、所述阶梯结构和所述沟道通孔的绝缘层；
这里，绝缘层的材料可以包括氧化介质层，在一些实施例中，可以采用氧化硅形成绝缘层。
图4b为本申请实施例提供的覆盖了绝缘层的半成品的半导体组成结构示意图。如图4b所示，60为在衬底40上形成的绝缘层，绝缘层60覆盖外围电路10、阶梯结构20和沟道通孔30。
步骤s409，通过同一第二刻蚀过程，对所述绝缘层进行刻蚀，形成每一所述接触点分别对应的垂直通孔，以暴露出所述外围电路和阶梯结构中的接触层以及所述沟道通孔中的阻挡层；
这里，第二刻蚀过程可以采用湿法刻蚀工艺，也可以采用干法刻蚀工艺。
图4c为本申请实施例提供的接触点垂直通孔示意图，如图4c所示，12、22、32分别为外围电路10、阶梯结构20、沟道通孔30中的接触点分别对应的垂直通孔，可以分别暴露出外围电路中的接触层11、阶梯结构中的接触层21以及所述沟道通孔中的阻挡层33。
步骤s410，通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
在一些实施例中，可以通过同一第一刻蚀过程，采用特定的第一半导体材料与导体材料的刻蚀选择比，对外围电路和阶梯结构中的接触层、至少对沟道通孔中的阻挡层进行刻蚀，以形成特定深度的凹槽。
这里，步骤s410的具体实施细节可以参照前述步骤s308，在此不再赘述。
在一些实施例中，在步骤s409之前，该方法还包括：通过同一光刻过程，在所述绝缘层表面形成包括每一所述接触层对应的接触点的光刻胶图案。对应地，步骤s409包括：通过同一第二刻蚀过程，基于所述光刻胶图案，对所述绝缘层进行刻蚀，形成每一所述接触点分别对应的垂直通孔。
需要说明的是，本申请实施例中未阐明的光刻工艺及刻蚀工艺的操作步骤对本领域技术人员而言是清楚的，在此不再赘述。本领域技术人员在实施时可根据实际情况采用合适的工艺步骤进行实施，本申请实施例并不限定。
基于前述的实施例，本申请实施例提供一种半导体，如图1e所示，该半导体包括：衬底40，对应于不同区域的第一结构41、第二结构42和第三结构43，以及在所述第一结构41、所述第二结构42和所述第三结构43上形成的特定深度的凹槽(图中未示出)；其中：
所述第一结构41采用第一材料，第二结构42采用第二材料，第三结构43至少顶部432采用所述第二材料；所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构43的顶部432作为刻蚀阻挡层。
在一些实施例中，所述第一材料为半导体材料，所述第二材料为导体材料。
在一些实施例中，所述第三结构包括采用所述第二材料的作为顶部的阻挡层以及采用第三材料的作为底部的接触层。在一些实施例中，所述第三材料为半导体材料。
在一些实施例中，每一所述第一结构和所述第二结构上以及每一所述第三结构的阻挡层或接触层上，分别包括通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，刻蚀形成的特定深度的凹槽。
在一些实施例中，所述半导体为三维存储器，所述第一结构对应于所述三维存储器的外围区域，所述第二结构对应于所述三维存储器的阶梯区域，所述第三结构对应于所述三维存储器的存储区域。
在一些实施例中，所述第一结构为三维存储器的外围电路，所述第二结构为三维存储器的阶梯结构，所述第三结构为三维存储器的沟道通孔；对应地，所述第一材料为第一半导体材料，所述第二材料为导体材料，所述第三材料为第二半导体材料。
在一些实施例中，所述半导体还包括：在衬底上形成的覆盖所述外围电路、所述阶梯结构和所述沟道通孔的绝缘层；所述绝缘层中包括通过同一第二刻蚀过程形成的每一所述接触层分别对应的垂直通孔。
本申请实施例提供一种半导体，如图2b所示，该半导体包括：衬底40，在所述衬底40的不同区域形成的第一结构41、第二结构42和第三结构43，在所述第一结构41的接触层411和所述第二结构42的接触层421上以及所述第三结构43的阻挡层432上形成的特定深度的凹槽(图中未示出)；其中：
所述第一结构41的接触层411和所述第二结构42的接触层421分别采用第一材料；
所述第三结构43包括采用第三材料的接触层431和位于采用所述第三材料的接触层431之上的采用第二材料的阻挡层432。
在一些实施例中，每一所述第一结构41和所述第二结构42的接触层上以及每一所述第三结构43的阻挡层432上，分别包括通过同一第一刻蚀过程，采用特定的第一材料与第二材料的刻蚀选择比，刻蚀形成的特定深度的凹槽。
在一些实施例中，在特定的刻蚀条件下，所述第一材料与所述第二材料的刻蚀选择比大于第一比率阈值，所述第一材料与所述第三材料的刻蚀选择比小于第二比率阈值，其中所述第一比率阈值和所述第二比率阈值均大于1，且所述第一比率阈值大于所述第二比率阈值。
在一些实施例中，所述半导体为三维存储器，所述第一结构为所述三维存储器的外围电路，所述第二结构为所述三维存储器的阶梯结构，所述第三结构为三维存储器的沟道通孔；对应地，所述第一材料为第一半导体材料，所述第二材料为导体材料，所述第三材料为第二半导体材料。
在一些实施例中，所述半导体还包括：在衬底上形成的覆盖所述外围电路、所述阶梯结构和所述沟道通孔的绝缘层；所述绝缘层中包括通过同一第二刻蚀过程形成的每一所述接触层分别对应的垂直通孔。
需要说明的是，上述本实施例提供的半导体的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于上述本申请实施例半导体的描述中未披露的技术细节，请参照本申请方法实施例的描述而理解。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(readonlymemory，rom)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、rom、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
1.一种接触凹槽形成的方法，其特征在于，所述方法包括：
提供一半成品的半导体，所述半导体包括对应于不同区域的采用第一材料的第一结构、采用第二材料的第二结构，以及至少顶部采用所述第二材料的第三结构；
通过同一第一刻蚀过程，利用所述第一材料与所述第二材料的不同刻蚀速率，对所述第一结构、所述第二结构和所述第三结构进行刻蚀，以形成特定深度的凹槽；
其中，所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层。
2.根据权利要求1所述的方法，其特征在于，所述第一材料为半导体材料，所述第二材料为导体材料。
3.根据权利要求1所述的方法，其特征在于，
所述第三结构包括采用所述第二材料的作为顶部的阻挡层以及采用第三材料的作为底部的接触层。
4.根据权利要求3所述的方法，其特征在于，所述第一材料和所述第三材料为半导体材料，所述第二材料为导体材料。
5.根据权利要求1所述的方法，其特征在于，
所述半导体为三维存储器，所述第一结构对应于所述三维存储器的外围区域，所述第二结构对应于所述三维存储器的阶梯区域，所述第三结构对应于所述三维存储器的存储区域。
6.根据权利要求4所述的方法，其特征在于，所述第一结构为三维存储器的外围电路，所述第二结构为三维存储器的阶梯结构，所述第三结构为三维存储器的沟道通孔；对应地，所述提供一半成品的半导体包括：
提供一半导体衬底；
在所述衬底的第一区域上形成外围电路，所述外围电路包括由第一半导体材料形成的接触层；
在所述衬底的第二区域上形成叠层结构，所述叠层结构包括交替叠置的导体层和电介质层，所述导体层由导体材料形成；
在所述叠层结构的至少一个横向面上形成阶梯结构，所述阶梯结构中每一所述导体层均作为对应阶梯层的接触层；
在所述叠层结构内形成沟道通孔，所述沟道通孔内包括由第二半导体材料填充的沟道；
在沟道顶部采用所述第二半导体材料形成插塞结构，所述插塞结构为所述沟道通孔的接触层；
在所述插塞结构之上采用所述导体材料形成阻挡层。
7.根据权利要求6所述的方法，其特征在于，所述半导体还包括在衬底上形成的覆盖所述外围电路、所述阶梯结构和所述沟道通孔的绝缘层；
对应地，在所述形成特定深度的凹槽之前，所述方法还包括：
通过同一第二刻蚀过程，对所述绝缘层进行刻蚀，形成每一所述接触层分别对应的垂直通孔，以暴露出所述外围电路和阶梯结构中的接触层以及所述沟道通孔中的阻挡层。
8.根据权利要求7所述的方法，其特征在于，在所述形成每一所述接触层分别对应的垂直通孔之前，所述方法还包括：
通过同一光刻过程，在所述绝缘层表面形成包括每一所述接触层对应的接触点的光刻胶图案；
对应地，所述通过同一第二刻蚀过程，对所述绝缘层进行刻蚀，形成每一所述接触点分别对应的垂直通孔，包括：
通过同一第二刻蚀过程，基于所述光刻胶图案，对所述绝缘层进行刻蚀，形成每一所述接触点分别对应的垂直通孔。
9.根据权利要求6所述的方法，其特征在于，在所述形成特定深度的凹槽之前，所述方法还包括：
根据所述外围电路、所述阶梯结构以及所述沟道通孔分别对应的接触层中离子注入浓度分布和/或电性阻值要求，确定每一所述接触层和/或所述阻挡层要形成的接触凹槽的深度；
根据每一所述接触凹槽的深度，确定所述第一刻蚀过程中采用的所述第一半导体材料与所述导体材料的刻蚀选择比。
10.一种半导体，其特征在于，包括：
衬底；
对应于不同区域的第一结构、第二结构和第三结构；其中，所述第一结构采用第一材料，第二结构采用第二材料，第三结构至少顶部采用所述第二材料；所述第一材料的刻蚀速率大于所述第二材料的刻蚀速率，使得采用所述第二材料的所述第三结构的顶部作为刻蚀阻挡层；
在所述第一结构、所述第二结构和所述第三结构上形成的特定深度的凹槽。
11.根据权利要求10所述的半导体，其特征在于，
所述第三结构包括采用所述第二材料的作为顶部的阻挡层以及采用第三材料的作为底部的接触层。
12.根据权利要求11所述的半导体，其特征在于，
所述半导体为三维存储器，所述第一结构对应于所述三维存储器的外围区域，所述第二结构对应于所述三维存储器的阶梯区域，所述第三结构对应于所述三维存储器的存储区域；
对应地，所述第一材料为第一半导体材料，所述第二材料为导体材料，所述第三材料为第二半导体材料。
技术总结