本发明的实施例涉及半导体器件及其制造方法。
背景技术：
随着半导体工业向纳米技术工艺节点发展，以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致三维设计的发展，诸如多栅极场效应晶体管(fet)，包括鳍式fet(finfet)和全环栅(gaa)fet。在finfet中，栅电极与沟道区的三个侧表面相邻，并且栅极介电层介于它们之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极，栅极控制通过鳍或沟道区的电流。然而，沟道的第四侧(例如，底部)远离栅电极，因此不受严格的栅极控制。相反，在gaafet中，沟道区的所有侧表面都由栅电极围绕，这允许沟道区中的更充分的耗尽，并且由于较陡的亚阈值电流摆幅(ss)和较小的漏致势垒降低(dibl)而导致较少的短沟道效应。随着晶体管尺寸不断按比例缩小到亚10-15nm技术节点，需要gaafet的进一步改进。
技术实现要素：
本发明的实施例提供了一种半导体器件，包括全环栅场效应晶体管(gaafet)，所述全环栅场效应晶体管包括：沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及源极/漏极区，由第三半导体材料制成，其中：所述第一半导体材料是si1-xgex，其中，0.9≤x≤1.0，并且所述第二半导体材料是si1-ygey，其中，y＜x并且0.3≤y≤0.7。
本发明的另一实施例提供了一种半导体器件，包括均设置在半导体衬底上方的p型全环栅场效应晶体管(gaafet)和n型全环栅场效应晶体管，其中：所述p型全环栅场效应晶体管包括：第一沟道区，由第一半导体材料制成，所述第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方；以及第一源极/漏极区，包括由第三半导体材料制成的第一外延层，所述n型全环栅场效应晶体管包括：第二沟道区，由所述第一半导体材料制成，所述第二沟道区设置在由所述第二半导体材料制成的第二底部鳍层上方；以及第二源极/漏极区，包括由第四半导体材料制成的第二外延层，其中：所述第一半导体材料是si1-xgex，其中，0.9≤x≤1.0，所述第二半导体材料是si1-ygey，其中，y<x并且0.3≤y≤0.7，所述第三半导体材料是gesn或si1-wgew，其中，x≤w并且0.9≤w≤1.0，并且所述第四半导体材料是sic或si1-zgez，其中，0≤z≤0.3。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构；将所述多层结构图案化为鳍结构，所述鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层；在所述鳍结构上方形成牺牲栅极结构，所述牺牲栅极结构覆盖所述鳍结构的第一部分，并且暴露所述鳍结构的第二部分，所述鳍结构的所述第一部分包括沟道区，并且所述鳍结构的所述第二部分包括源极/漏极区；在所述源极/漏极区中形成源极/漏极外延层；去除所述牺牲栅极结构以暴露所述沟道区；去除所述沟道区中的所述第二半导体层，从而暴露所述沟道区中的所述第一半导体层；以及在所述沟道区中的所述第一半导体层周围形成栅极介电层和栅电极层，其中：所述第一半导体层由si1-xgex制成，其中，0.9≤x≤1.0，并且所述底部鳍结构由si1-ygey制成，其中，y<x并且0.3≤y≤0.7。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图2示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图3示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图4示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图5a和图5b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图6示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图7示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图8a和图8b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图9a和图9b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图10a和图10b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图11a和图11b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图12a和图12b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图13a和图13b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图14a和图14b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图15a、图15b和图15c示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图16a和图16b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图17a和图17b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图18a和图18b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图19a和图19b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图20a和图20b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图21a和图21b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图22a和图22b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
图23a和图23b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。此外，此外，术语“正由……制成”可以表示“包括”或“由……组成”。在本发明中，除非另有说明，短语“a、b和c中的一个”表示“a、b和/或c”(a、b、c、a和b、a和c、b和c、或a、b和c)，并且不表示来自a的一个元件、来自b的一个元件和来自c的一个元件。在整个公开中，源极和漏极可互换使用，并且源极/漏极是指源极和漏极之一或两者。
在使用纳米线的各种gaafet中，锗(ge)纳米线是替代si和/或sige纳米线的有前景的候选，因为与si1-xgex(0≤x<1)相比，ge展现出更高的空穴迁移率和电子迁移率，并且纳米线提供了短栅极长度的优异的静电性能。在ge纳米线的实际使用中，与由si和sige制成的应变纳米线(例如，拉伸应变sinfet和压缩应变sigepfet)相比，可能需要对ge纳米线进行应变以提供功率和性能优势。
在本发明中，提出了一种用于具有拉伸应变的genfet和压缩应变的gepfet的cmosgaafet的方法和结构。在一些实施例中，沟道区由ge制成，并且在其他实施例中，沟道由具有高ge浓度(例如，si1-xgex(0.9≤x＜1))的sige制成。
通过在纳米线的源极/漏极区上设置应变材料和/或在交替形成不同的半导体层(沟道半导体层和牺牲层)时通过将源自衬底的应力引入纳米线中，纳米线gaafet的沟道区可以是拉伸应变或压缩应变的。
当衬底、沟道区、p型源极/漏极外延层和n型源极/漏极外延层由相同材料(例如，si1-xgex(0≤x≤1))制成时，pfet和nfet的沟道区均是松弛无应力的。通过使用si1-ygey(y<x)或sic作为nfet中的源极/漏极外延层，可以向nfet引入拉伸应力。通过将gesn或sigesn用作pfet中的源极/漏极外延层，可以将压缩应力引入pfet。
当衬底和沟道区由不同的材料制成时，可以将应力引入沟道区。例如，当衬底由si1-zgez制成并且沟道区由si1-xgex制成时，其中0≤z＜x≤1，沟道区受到压缩应力。
图1至图15c示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段。可以理解，在顺序制造工艺中，可以在图1至图15c所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在图1至图15c的实施例中，pfet的沟道区是由衬底引入的压缩应变的，并且通过在源极/漏极区上形成不同的半导体材料，nfet的沟道区是拉伸应变的。
如图1所示，在衬底10上方形成堆叠的半导体层。堆叠的半导体层包括第一晶体半导体层20和第二晶体半导体层25。
在一个实施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在某些实施例中，衬底10或其至少表面部分由si1-ygey制成，其中在一些实施例中，y在约0.3至约0.7的范围内，并且在其他实施例中，x在约0.4至约0.6的范围内。
在一些实施例中，第一半导体层20和第二半导体层25由si、si化合物、sige、ge或ge化合物制成。在一些实施例中，第一半导体层20是si1-xgex，其中x大于y并且在约0.9至约1.0的范围内。在一些实施例中，第二半导体层25是si1-zgez，其中z等于或小于y并且在约0.3至约0.7的范围内，并且在其他实施例中在约0.4至约0.6的范围内。在一些实施例中，y＝z。在某些实施例中，第一半导体层20由ge制成。
在图1中，设置五层第一半导体层20和五层第二半导体层25。然而，层的数量不限于五个，并且可以小至1个(每个层)。在一些实施例中，形成第一半导体层和第二半导体层的每一个的2-20层。通过调整堆叠层的数量，可以调整gaafet器件的驱动电流。
第一半导体层20和第二半导体层25外延形成在衬底10上方。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中在约5nm至约30nm的范围内，并且在其他实施例中在约10nm至约20nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约30nm的范围内，并且在其他实施例中，在约10nm至约20nm的范围内。每个第一半导体层20的厚度可以相同或可以变化。在一些实施例中，底部的第一半导体层(最接近衬底10的层)比剩余的第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围内，而在其他实施例中，在20nm至40nm的范围内。
在一些实施例中，第一半导体层20和第二半导体层25的厚度小于临界厚度。临界厚度是在不引起位错的情况下外延形成的层的最大厚度。当外延层的厚度小于临界厚度时，外延层的晶格信息(例如，晶格常数)与下面的层(衬底)的晶格信息基本相同，因此外延形成的层是应变的。例如，当衬底是sige并且第一半导体层20由ge制成时，当ge第一半导体层的厚度小于临界厚度时，ge第一半导体层20是压缩应变的。此外，当第二半导体层25由sige制成时，外延形成在ge第一半导体层上的sige第二半导体层25具有基本相同的晶格信息，因此是松弛的。通过在sige衬底10上交替地形成ge第一半导体层20和sige第二半导体层25，可以将压缩应力引入到随后用作沟道区的第一半导体层。
图2示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一的立体图。
在堆叠层上方形成掩模层15。在一些实施例中，掩模层15包括第一掩模层12、第二掩模层14和第三掩模层16。第一掩模层12是由氧化硅制成的衬垫氧化物层，衬垫氧化物层可以通过热氧化形成。第二掩模层14由氮化硅(sin)制成，并且第三掩模层16由氧化硅制成，两者均通过以下工艺形成：包括低压cvd(lpcvd)和等离子增强化学气相沉积(pecvd)的化学气相沉积(cvd)；物理气相沉积(pvd)；原子层沉积(ald)；或其他合适的工艺。通过使用包括光刻和蚀刻的图案化操作将掩模层15图案化成掩模图案。
如图2所示，通过使用图案化的掩模层15来图案化第一半导体层20和第二半导体层25的堆叠层，从而将堆叠层形成为在y方向上延伸的鳍结构fn和fp。在随后的制造操作中，鳍结构fn用于形成n型fet，鳍结构fp用于形成p型fet。每个鳍结构包括底部鳍层11，该底部鳍层11是蚀刻的衬底10的一部分。在一些实施例中，底部鳍层11至少由si1-xgex制成。
可以通过任何合适的方法图案化鳍结构。例如，可以使用一种或多种光刻工艺来图案化鳍结构，光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍结构。
在一些实施例中，鳍结构沿x方向的宽度w1在约5nm至约40nm的范围内，并且在其他实施例中，在约6nm至约15nm的范围内。整个鳍结构的沿着z方向的高度h1在约30nm至约200nm的范围内。
在图2中，设置两个鳍结构fn和两个鳍结构fp。然而，层的数量不限于两个，并且可以小至1。鳍结构fn和fp的数量可以彼此相同或不同。
图3是根据本发明的一个实施例的gaafet器件的顺序制造工艺的各个阶段之一。
在形成鳍结构之后，在衬底上方形成包括一层或多层绝缘材料的隔离绝缘层(浅沟槽隔离，sti)30，使得鳍结构完全嵌入绝缘层30中。用于绝缘层30的绝缘材料可以包括通过lpcvd(低压化学气相沉积)、等离子体cvd或可流动cvd形成的氧化硅、氮化硅、氮氧化硅(sion)、siocn、掺氟硅酸盐玻璃(fsg)或低k介电材料。可以在形成绝缘层30之后执行退火操作。然后，如图3所示，执行诸如化学机械抛光(cmp)方法和/或回蚀刻方法的平坦化操作，使得第二掩模层14的上表面从绝缘材料层暴露。在一些实施例中，鳍结构或第一掩模层12的上表面暴露。
在一些实施例中，在图3的结构上方形成第一衬垫层，并且在第一衬垫层上方进一步形成第二衬垫层。第一衬垫层由氧化硅或基于氧化硅的材料制成，并且第二衬垫层由sin或基于氮化硅的材料制成。在一些实施例中，第二衬垫层由氧化硅或基于氧化硅的材料制成，并且第一衬垫层由sin或基于氮化硅的材料制成。
图4示出了根据本发明的一个实施例的gaafet器件的顺序制造工艺的各个阶段之一。如图4所示，使绝缘层30凹进以部分地暴露鳍结构的上部。暴露的部分包括第一半导体层20和第二半导体层25的堆叠结构。如图4所示，最底部的第一半导体层20从隔离绝缘层30完全暴露。在一些实施例中，底部鳍结构11的顶部的一部分从隔离绝缘层30暴露。在其他实施例中，最底部的第一半导体层部分地嵌入隔离绝缘层30中。
图5a和图5b示出了根据本发明的一个实施例的gaafet器件的顺序制造工艺的各个阶段之一。图5b示出了沿图5a所示的线a-a’的截面图。
如图5a和图5b所示，在暴露鳍结构的上部(堆叠层部分)之后，在暴露的鳍结构上方形成牺牲栅极结构40。通过首先在鳍结构上方毯式沉积牺牲栅极介电层42来形成牺牲栅极结构40。牺牲栅极介电层42包括一层或多层氧化硅、氮化硅或氮氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围内。然后将牺牲栅电极层44毯式沉积在牺牲栅极介电层42上和鳍结构上方，使得鳍结构完全嵌入在牺牲栅电极层44中。牺牲栅电极层44包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层44的厚度在约100nm至约200nm的范围内。在一些实施例中，对牺牲栅电极层44进行平坦化操作。使用包括lpcvd和pecvd的cvd、pvd、ald或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层44上方形成掩模层46。在一些实施例中，掩模层46包括衬垫sin层和氧化硅掩模层。
如图5a和图5b所示，对掩模层46执行图案化操作，并且将牺牲栅电极层44图案化成牺牲栅极结构40。图5b示出了切割牺牲栅极结构40的截面图。牺牲栅极结构40形成在鳍结构的将成为沟道区的一部分上方。牺牲栅极结构40限定了gaafet的沟道区。此外，通过图案化牺牲栅极结构，第一和第二半导体层的堆叠层部分地暴露在牺牲栅极结构40的相对侧上，作为源极/漏极(s/d)区。
在图5a所示的一些实施例中，在两个鳍结构fp和两个鳍结构fn上方形成一个牺牲栅极结构。然而，牺牲栅极结构40的配置不限于图5a的配置。在一些实施例中，牺牲栅电极层44的宽度在约5nm至约25nm的范围内。
图6示出了根据本发明的一个实施例的gaafet器件的顺序制造工艺的各个阶段之一。如图6所示，在形成牺牲栅极结构40之后，通过使用cvd或其他合适的方法共形地形成用于侧壁间隔件48的绝缘材料的毯式层。毯式层以共形的方式沉积，使得毯式层形成为在牺牲栅极结构的垂直表面(例如，侧壁)、水平表面和顶部上具有基本相等的厚度。在一些实施例中，毯式层被沉积到约2nm至约10nm的范围内的厚度。在一个实施例中，毯式层的绝缘材料是基于氮化硅的材料，诸如sin、sion、siocn或sicn或它们的组合。
然后，如图6所示，侧壁间隔件48形成在牺牲栅极结构40和鳍结构的源极/漏极区的相对侧壁上。在形成毯式层之后，使用例如反应离子蚀刻(rie)对毯式层执行各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，在诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁的垂直表面上留下介电间隔件层。掩模层46可以从侧壁间隔件暴露。如图6所示，在一些实施例中，随后执行各向同性蚀刻以从暴露的鳍结构的侧壁去除绝缘材料。在其他实施例中，部分地去除鳍结构的侧壁上的绝缘材料。在一些实施例中，各向同性蚀刻是湿蚀刻工艺。
图7示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。在一些实施例中，形成用于第一层间介电(ild)层50的一个或多个介电材料层。用于第一ild层50的材料可以包括包含si、o、c和/或h的化合物，诸如sicoh和sioc。可以将诸如聚合物的有机材料用于第一ild层50。此外，在一些实施例中，在形成第一ild层50之前，在gaafet器件上方形成氧化硅层，并且在氧化物层上方进一步形成sin层。sin层也可以形成在第一ild层50上方，以保护第一ild层在随后的牺牲栅极介电层的蚀刻期间免于被蚀刻。如图7所示，在形成一层或多层介电材料层之后，执行诸如cmp操作的平坦化操作以暴露牺牲栅电极44。
图8a和图8b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图8b示出了沿图8a所示的线b-b’的截面图。在一些实施例中，在cmp操作之后，在第一ild层50上方形成第二ild层51。在一些实施例中，用于第二ild层51的介电材料与第一ild层50的介电材料相同。在其他实施例中，第二ild层51的介电材料不同于第一ild层50的介电材料。
另外，如图8a和图8b所示，通过一种或多种光刻和蚀刻操作形成用于pfet的源极/漏极接触件的一个或多个接触孔52。在接触孔52中，鳍结构fp的源极/漏极区暴露。
图9a和图9b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图9b示出了沿图8a所示的线b-b’的截面图。
在暴露源极/漏极区之后，从源极/漏极区去除第二半导体层25。在一些实施例中，可以使用湿蚀刻剂选择性地去除第二半导体层25，湿蚀刻剂诸如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(edp)、氢氧化钾(koh)溶液、盐酸(hcl)溶液或热氨溶液。也可以使用等离子体干蚀刻或化学气相蚀刻。在一些实施例中，不去除第二半导体层25。
图10a和图10b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图10b示出了沿图8a所示的线b-b’的截面图。
在源极/漏极区中选择性地去除第二半导体层25之后，在剩余的第一半导体层20周围形成源极/漏极外延层60。外延层60包括ge和gesn中的一种或多种。源极/漏极外延层60通过使用cvd、ald或分子束外延(mbe)的外延生长方法形成。在一些实施例中，源极/漏极外延层60掺杂有例如硼(b)。在一些实施例中，如图10a和图10b所示，源极/漏极外延层60分别形成在鳍结构上方的第一半导体层20上。在其他实施例中，源极/漏极外延层60形成合并的结构。
图11a和图11b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图11b示出了沿图8a所示的线b-b’的截面图。
在形成源极/漏极外延层60之后，在源极/漏极外延层60上方形成导电接触层70。在一些实施例中，导电接触层70包括衬垫或阻挡层72以及主体接触层74。在一些实施例中，衬垫或阻挡层72包括ti、tin、ta和tan中的一种或多种。在一些实施例中，主体接触层74包括w、co、ni、mo、cu及其合金中的一种或多种。在形成用于导电接触层70的导电材料层之后，执行cmp操作以去除设置在第二ild层52上方的多余材料。导电材料可以由cvd、ald、溅射、电镀或其他合适的方法形成。在一些实施例中，在形成导电接触层70之前，在源极/漏极外延层60上形成硅化物层。
图12a和图12b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图12b示出了沿图8a中所示的线b-b’的截面图。如图12a和图12b所示，在一些实施例中，在形成导电接触层70之后，形成第三ild层53。在一些实施例中，用于第三ild层53的介电材料与第一ild层50的介电材料相同。在其他实施例中，用于第三ild层53的介电材料与第一ild层50的介电材料不同。
另外，如图12a和图12b所示，通过一种或多种光刻和蚀刻操作形成用于nfet的源极/漏极接触件的一个或多个接触孔54。在接触孔54中，鳍结构fn的源极/漏极区暴露。
图13a和图13b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图13b示出了沿图8a所示的线b-b’的截面图。
在暴露源极/漏极区之后，从源极/漏极区去除第一半导体层20。在一些实施例中，可以使用湿蚀刻剂选择性地去除第一半导体层20，湿蚀刻剂例如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(edp)、氢氧化钾(koh)溶液、盐酸(hcl)溶液或热氨溶液。也可以使用等离子体干蚀刻或化学气相蚀刻。
图14a和图14b示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图14b示出了沿图8a中所示的线b-b’的截面图。
在源极/漏极区中选择性地去除第一半导体层20之后，在剩余的第二半导体层25周围形成源极/漏极外延层65。外延层65包括si以及具有比第二半导体层25更低的ge浓度的sige的一种或多种。在一些实施例中，当第二半导体层25是si1-zgez，其中z在约0.4至约0.7的范围内时，源极/漏极外延层65由si1-wgew制成，其中w小于z，并且在约0到约0.3的范围内。在一些实施例中，源极/漏极外延层65由si制成。在其他实施例中，源极/漏极外延层65由sic制成。
通过使用cvd、ald或分子束外延(mbe)的外延生长方法形成源极/漏极外延层65。在一些实施例中，源极/漏极外延层65掺杂有例如磷(p)和/或砷(as)。在一些实施例中，如图14a和图14b所示，源极/漏极外延层65分别形成在鳍结构上方的第二半导体层25上。在其他实施例中，源极/漏极外延层65形成合并的结构。
图15a、图15b和图15c示出了根据本发明的实施例的gaafet器件的顺序制造工艺的各个阶段之一。图15b示出了沿图8a所示的线b-b’的截面图，并且图15c示出了沿图5a所示的线a-a’的截面图。
在形成源极/漏极外延层65之后，在源极/漏极外延层65上方形成导电接触层75。在一些实施例中，导电接触层75包括衬垫或阻挡层76以及主体接触层78。在一些实施例中，衬垫或阻挡层76包括ti、tin、ta和tan中的一种或多种。在一些实施例中，主体接触层78包括w、co、ni、mo、cu及其合金中的一种或多种。在形成用于导电接触层75的导电材料层之后，执行cmp操作以去除设置在第三ild层54上方的多余材料。导电材料可以由cvd、ald、溅射、电镀或其他合适的方法形成。在一些实施例中，在形成导电接触层75之前，在源极/漏极外延层65上形成硅化物层。
此外，用金属栅极结构80代替牺牲栅极结构40。去除牺牲栅电极44和牺牲栅极介电层42，从而暴露出随后成为gaafet的沟道区的鳍结构fp和fn。当牺牲栅电极44是多晶硅时，可以使用诸如tmah溶液的湿蚀刻剂来选择性地去除牺牲栅电极44。此后，使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极介电层42。
然后，通过使用例如湿蚀刻操作从沟道区去除第二半导体层25。在一些实施例中，可以使用湿蚀刻剂选择性地去除第二半导体层25，湿蚀刻剂诸如但不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(edp)、氢氧化钾(koh)溶液、盐酸(hcl)溶液或热氨溶液。也可以使用等离子体干蚀刻或化学气相蚀刻。
在一些实施例中，在pfet中，源极/漏极外延层60由ge(或gesn)形成，并且第二半导体层25由sige形成。因此，第二半导体层25的蚀刻在源极/漏极外延层60处停止。在nfet中，源极/漏极外延层65由si(或sic)形成，并且第二半导体层25的蚀刻在源极/漏极外延层65处停止。这种结构可以防止栅电极与源极/漏极外延层接触。
在沟道区中释放第一半导体层20的纳米线之后，形成金属栅极结构80。在一些实施例中，金属栅极结构80包括高k栅极介电层82、一层或多层功函调整材料84和主体栅电极层86。在一些实施例中，在形成栅极介电层82之前形成包括氧化硅层的界面层。在一些实施例中，栅极介电层82包括一层或多层介电材料，诸如氮化硅、hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo2-al2o3)合金，其他合适的高k介电材料和/或它们的组合。
栅极介电层82可以由cvd、ald或任何合适的方法形成。在一个实施例中，使用诸如ald的高度共形沉积工艺来形成栅极介电层，以确共形成在每个沟道层周围具有均匀厚度的栅极介电层。在一实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
在一些实施例中，在栅极介电层82上形成一个或多个功函调整层84。功函调整层84由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或两种或多种这些材料的多层。对于nfet，将tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函调整层，对于pfet，使用tialc、al、tial、tan、taalc、tin、tic和co的一种或多种用作功函调整层。功函调整层84可以通过ald、pvd、cvd、电子束蒸发或其他合适的工艺形成。此外，针对可以使用不同金属层的nfet和pfet，可以分别形成功函调整层84。
主体栅电极层86形成为围绕每个沟道区(纳米线)。主体栅电极层86包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料和/或它们的组合。
主体栅电极层86可以由cvd、ald、电镀或其他合适的方法形成。主体栅电极层86也沉积在ild层的上表面上方。然后，通过使用例如cmp来平坦化ild层上方的用于金属栅极结构80的材料，直到露出ild层的顶面。应当理解，gaafet经过进一步的cmos工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。如图15a至图15c所示，沟道区20均不与底部鳍层11接触。
图16a至图18b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段。可以理解，在顺序制造工艺中，可以在图16a至图18b所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用如在前述实施例中说明的材料、尺寸、配置、工艺和/或操作，并且可以省略其详细说明。
图16a和图16b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。在形成图12a和图12b所示的结构之后，通过一个或多个适当的蚀刻操作去除暴露在孔54中的鳍结构fn的源极/漏极区。在一些实施例中，也去除底部鳍层11的上部。在一些实施例中，横向蚀刻第一和第二半导体层20和25，使得第一和第二半导体层20和25的端部位于侧壁间隔件48下方。在其他实施例中，第一和第二半导体层20和25的端部位于伪栅电极层44下方。
图17a和图17b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。然后，如图17a和图17b所示，在第一和第二半导体层20和25的端部上形成源极/漏极外延层66。外延层66包括si以及具有比第二半导体层25低的ge浓度的sige中的一种或多种。在一些实施例中，当第二半导体层25是si1-zgez，其中z在约0.4至约0.7的范围内时，源极/漏极外延层66由si1-wgew制成，其中w小于z，并且在约0至约0.3的范围内。在一些实施例中，源极/漏极外延层66由sic制成。在一些实施例中，如图17a和图17b所示，源极/漏极外延层66是由两个鳍结构共享的合并结构。可以使用诸如sih4、si2h4和/或si3h8的硅前体通过cvd、mbe或ald形成源极/漏极外延层66。
图18a和图18b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。随后，通过与针对图15a至图15c说明的操作相同或相似的操作，形成导电接触层75和金属栅极结构80。可以理解，gaafet经过进一步的cmos工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图19a至图20b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段。可以理解，在顺序制造工艺中，可以在图19a至图20b所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用如在前述实施例中说明的材料、尺寸、配置、工艺和/或操作，并且可以省略其详细说明。
图19a和图19b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。在形成图16a和图16b所示的结构之后，在第一和第二半导体层20和25的端部上形成源极/漏极外延层67。外延层67包括si以及具有比第二半导体层25低的ge浓度的sige中的一种或多种。在一些实施例中，当第二半导体层25是si1-zgez，其中z在约0.4到约0.7的范围内时，源极/漏极外延层67由si1-wgew制成，其中w小于z并且在约0至约0.3的范围内。在一些实施例中，源极/漏极外延层67由sic制成。在一些实施例中，如图19a和图19b所示，源极/漏极外延层67形成为用于各个鳍结构，并且彼此分隔开。在一些实施例中，可以使用诸如sih4、si2h4和/或si3h8的硅前体以及hcl通过cvd、mbe或ald形成源极/漏极外延层67。
图20a和图20b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。随后，通过与针对图15a至图15c说明的操作相同或相似的操作，形成导电接触层75和金属栅极结构80。可以理解，gaafet经过进一步的cmos工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
图21a至图23b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段。可以理解，在顺序制造工艺中，可以在图21a至图23b所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。可以在以下实施例中采用如在前述实施例中说明的材料、尺寸、配置、工艺和/或操作，并且可以省略其详细说明。
图21a和图21b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。在形成图12a和图12b所示的结构之后，执行氧化操作以选择性地氧化第一半导体层20。
在一些实施例中，氧化操作包括向第一半导体层20和第二半导体层25的端面施加水(h2o)蒸气。当第一半导体层20由ge制成并且第二半导体层25由sige制成时，ge的氧化部分(即，氧化锗)被水蒸气去除(溶解)，因此在第二半导体层25的端部处选择性地形成硅锗氧化物90。在一些实施例中，使用水蒸气作为前体的原子层沉积用于形成硅锗氧化物90。在一些实施例中，硅锗氧化物90在横向方向(y方向)上的厚度在约0.1nm至约1nm的范围内，并且在其他实施例中，在约0.2nm至约0.5nm的范围内。
图22a和图22b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。然后，如图22a和图22b所示，在第二半导体层25和硅锗氧化物90的端部上形成源极/漏极外延层68。外延层68包括si以及具有比第二半导体层25低的ge浓度的sige中的一种或多种。在一些实施例中，当第二半导体层25是si1-zgez，其中z在约0.4至约0.7的范围内时，源极/漏极外延层68由si1-wgew制成，其中w小于z，并且在约0至约0.3的范围内。在一些实施例中，源极/漏极外延层68由sic制成。在一些实施例中，如图22a和图22b所示，源极/漏极外延层68形成为用于各个鳍结构，并且彼此分隔开。在其他实施例中，类似于图17a和图17b，源极/漏极外延层68是由两个鳍结构共享的合并结构。如图22b所示，源极/漏极外延层68是绝缘的并且通过硅锗氧化物90与第一半导体层20分隔开。
图23a和图23b示出了根据本发明的其他实施例的gaafet器件的顺序制造工艺的各个阶段之一。随后，通过与针对图15a至图15c说明的操作相同或相似的操作，形成导电接触层75和金属栅极结构80。如图23b所示，源极/漏极外延层68是绝缘的并且通过栅极介电层82和硅锗氧化物90与栅电极(功函调整层84和/或栅电极层86)分隔开。换句话说，硅锗氧化物90用作内部间隔件。可以理解，gaafet经过进一步的cmos工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
在其他实施例中，底部鳍层11和第一半导体层20(沟道区)由si1-xgex制成，用于pfet的源极/漏极外延层60由si1-xgex或gesn制成，并且用于nfet的源极/漏极外延层65由si1-ygey或sic制成，其中0≤y<x≤1。在某些实施例中，底部鳍层11和第一半导体层20(沟道区)由ge制成，用于pfet的源极/漏极外延层60由gesn制成，并且用于nfet的源极/漏极外延层65由si或sic制成。在一些实施例中，在形成源极/漏极外延层之前第一半导体层20不是应变的，并且由gesn制成的源极/漏极外延层60对沟道区施加压缩应变，并且由si或sic制成的源极/漏极外延层65对沟道区施加拉伸应变。
在其他实施例中，底部鳍层11和第二半导体层25由ge(沟道区)制成，用于pfet的源极/漏极外延层60由gesn制成，第一半导体层由sige制成，并且用于nfet的源极/漏极外延层65由si或sic制成。在这种情况下，在替换栅极工艺中，去除第一半导体层20。在一些实施例中，在形成源极/漏极外延层之前第二半导体层25不是应变的，并且由gesn制成的源极/漏极外延层60对沟道区施加压缩应变，并且由si或sic制成的源极/漏极外延层65对沟道区施加拉伸应变。
将理解的是，在本文中并非必须讨论所有优点，没有特定的优点对于所有实施例或示例都是需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，一种半导体器件包括全环栅场效应晶体管(gaafet)。gaafet包括由第一半导体材料制成的沟道区，该沟道区设置在由第二半导体材料制成的底部鳍层上方，以及由第三半导体材料制成的源极/漏极区。第一半导体材料是si1-xgex，其中0.9≤x≤1.0，并且第二半导体材料是si1-ygey，其中y＜x并且0.3≤y≤0.7。在前述和以下实施例中的一个或多个中，gaafet是p型fet，并且第三半导体材料是si1-wgew，其中x≤w并且0.9≤w≤1.0。在前述和以下实施例的一个或多个中，x＝w。在前述和以下实施例中的一个或多个中，第一半导体材料和第三半导体材料是ge。在前述和以下实施例的一个或多个中，gaafet是p型fet，并且第三半导体材料是gesn。在前述和以下实施例中的一个或多个中，每个沟道区是由第一半导体材料和第二半导体材料之间的晶格失配引起的压缩应变的。在前述和以下实施例中的一个或多个中，沟道区均不与底部鳍层接触。在前述和以下实施例中的一个或多个中，gaafet是n型fet，并且第三半导体材料是si1-zgez，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，第一半导体材料是ge，并且第三半导体材料是si。在前述和以下实施例中的一个或多个中，硅锗氧化物设置在第三半导体材料和栅极介电层之间。在前述实施例和以下实施例中的一个或多个中，gaafet是n型fet，并且第三半导体材料是sic。在前述实施例和以下实施例中的一个或多个中，每个沟道区是由第一半导体材料和第三半导体材料之间的晶格失配引起的拉伸应变的。
根据本发明的另一方面，一种半导体器件包括均设置在半导体衬底上方的p型全环栅场效应晶体管(gaafet)和n型gaafet。该p型gaafet包括由第一半导体材料制成的第一沟道区，该第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方，以及第一源极/漏极区，该第一源极/漏极区包括由第三半导体材料制成的第一外延层。n型gaafet包括：由第一半导体材料制成的第二沟道区，第二沟道区设置在由第二半导体材料制成的第二底部鳍层上方；以及第二源极/漏极区，包括由第四半导体材料制成的第二外延层。第一半导体材料是si1-xgex，其中0.9≤x≤1.0，第二半导体材料是si1-ygey，其中y<x并且0.3≤y≤0.7，第三半导体材料是gesn或si1-wgew，其中x≤w并且0.9≤w≤1.0，并且第四半导体材料是sic或si1-zgez，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，第一半导体材料是ge。在前述和以下实施例中的一个或多个中，第三半导体材料是ge。在前述和以下实施例中的一个或多个中，第四半导体材料是si。在前述和以下实施例中的一个或多个中，第二源极/漏极区包括由si1-qgeq制成的半导体线，其中q<x并且0.3≤q≤0.7，并且第二外延层包裹在每条半导体线周围。在前述和以下实施例中的一个或多个中，第四半导体材料与栅极介电层接触。在前述和以下实施例中的一个或多个中，硅锗氧化物设置在第四半导体材料和栅极介电层之间。
根据本发明的另一方面，一种半导体器件包括均设置在半导体衬底上方的p型全环栅场效应晶体管(gaafet)和n型gaafet。该p型gaafet包括由第一半导体材料制成的第一沟道区，该第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方；以及第一源极/漏极区，该第一源极/漏极区包括由第三半导体材料制成的第一外延层。n型gaafet包括：由第一半导体材料制成的第二沟道区，第二沟道区设置在由第二半导体材料制成的第二底部鳍层上方；以及第二源极/漏极区，包括由第四半导体材料制成的第二外延层。第一半导体材料是si1-xgex，其中0.9≤x≤1.0，第二半导体材料是si1-ygey，其中0.9≤y≤1.0，第三半导体材料是gesn或si1-wgew，其中x≤w并且0.9≤w≤1.0，并且第四半导体材料是sic或si1-zgez，其中0≤z≤0.3。
根据本发明的一个方面，在一种制造半导体器件的方法中，在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构。将该多层结构图案化为鳍结构，该鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层。在鳍结构上方形成牺牲栅极结构。牺牲栅极结构覆盖鳍结构的第一部分，并且暴露鳍结构的第二部分，并且鳍结构的第一部分包括沟道区，鳍结构的第二部分包括源极/漏极区。源极/漏极外延层形成在源极/漏极区中。去除牺牲栅极结构以暴露沟道区。在沟道区中去除第二半导体层，从而暴露沟道区中的第一半导体层。在沟道区中的第一半导体层周围形成栅极介电层和栅电极层。第一半导体层由si1-xgex制成，其中0.9≤x≤1.0，并且底部鳍结构由si1-y1gey1制成，其中y1<x且0.3≤y1≤0.7。在前述和以下实施例中的一个或多个中，第二半导体层由si1-y2gey2制成，其中y2＜x并且0.3≤y2≤0.7。在前述和以下实施例中的一个或多个中，y1＝y2。在前述和以下实施例中的一个或多个中，第一半导体层由ge制成。在前述和以下实施例中的一个或多个中，在形成源极/漏极外延层之前，从鳍结构的源极/漏极区去除第二半导体层。源极/漏极外延层包裹在源极/漏极区中的第一半导体层周围。在前述和以下实施例中的一个或多个中，源极/漏极外延层由si1-zgez制成，其中0.9≤z≤1.0。在前述和以下实施例中的一个或多个中，源极/漏极外延层由gesn制成。在前述和以下实施例中的一个或多个中，在形成源极/漏极外延层之前，从鳍结构的源极/漏极区去除第一半导体层。源极/漏极外延层包裹在源极/漏极区中的第二半导体层周围。在前述和以下实施例中的一个或多个中，源极/漏极外延层由sic或si1-zgez制成，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，在形成源极/漏极外延层之前，去除鳍结构的源极/漏极区。源极/漏极外延层形成在第一半导体层和第二半导体层的端面上。在前述和以下实施例中的一个或多个中，源极/漏极外延层由sic或si1-zgez制成，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，每个第一半导体层的厚度小于临界厚度并且没有晶体位错。在前述和以下实施例中的一个或多个中，在形成源极/漏极外延层之前，形成层间介电层并且图案化层间介电层以暴露源极/漏极区。
根据本发明的另一方面，在一种制造半导体器件的方法中，在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构。将该多层结构图案化为鳍结构，该鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层。在第一鳍结构和第二鳍结构上方形成牺牲栅极结构。在第一鳍结构的第一源极/漏极区中形成第一源极/漏极外延层。在第二鳍结构的第二源极/漏极区中形成第二源极/漏极外延层。去除牺牲栅极结构以暴露第一鳍结构和第二鳍结构的沟道区。在沟道区中去除第二半导体层，从而暴露沟道区中的第一半导体层。在沟道区中的第一半导体层周围形成栅极介电层和栅电极层。第一半导体层由si1-xgex制成，其中0.9≤x≤1.0，底部鳍结构由si1-y1gey1制成，其中y1<x并且0.3≤y1≤0.7，第二半导体层由si1-y2gey2制成，其中y2<x并且0.3≤y2≤0.7，第一源极/漏极外延层由gesn或si1-wgew制成，其中x≤w并且0.9≤w≤1.0，并且第二源极/漏极外延层由sic或si1-zgez制成，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，在形成第一源极/漏极外延层和第二源极/漏极外延层之前，形成一个或多个层间介电层，图案化一个或多个层间介电层以暴露第一源极/漏极区，形成第一源极/漏极外延层，图案化一个或多个层间介电层以暴露第二源极/漏极区，并且形成第二源极/漏极外延层。在前述和以下实施例中的一个或多个中，在形成第一源极/漏极外延层之前，从第一鳍结构的第一源极/漏极区中去除第二半导体层。第一源极/漏极外延层包裹在第一源极/漏极区中的第一半导体层周围。在前述和以下实施例中的一个或多个中，在形成第二源极/漏极外延层之前，从第二鳍结构的第二源极/漏极区去除第一半导体层。第二源极/漏极外延层包裹在第二源极/漏极区中的第二半导体层周围。在前述和以下实施例中的一个或多个中，在形成第二源极/漏极外延层之前，去除第二鳍结构的第二源极/漏极区。第二源极/漏极外延层形成在第一半导体层和第二半导体层的端面上。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构。将该多层结构图案化为鳍结构，该鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层。在第一鳍结构和第二鳍结构上方形成牺牲栅极结构。在第一鳍结构的第一源极/漏极区中形成第一源极/漏极外延层。在第二鳍结构的第二源极/漏极区中形成第二源极/漏极外延层。去除牺牲栅极结构以暴露第一鳍结构和第二鳍结构的沟道区。在沟道区中去除第二半导体层，从而暴露沟道区中的第一半导体层。在沟道区中的第一半导体层周围形成栅极介电层和栅电极层。第一半导体层由si1-xgex制成，其中0.9≤x≤1.0，底部鳍结构由si1-y1gey1制成，其中0.9≤y1≤1.0，第二半导体层由si1-y2gey2制成，其中0.9≤y2≤1.0，第一源极/漏极外延层由gesn或si1-wgew制成，其中x≤w并且0.9≤w≤1.0，并且第二源极/漏极外延层由sic或si1-zgez制成，其中0≤z≤0.3。在前述和以下实施例中的一个或多个中，第一半导体层、底部鳍结构和第二半导体层由ge制成，并且第一源极/漏极外延层由gesn制成。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
1.一种半导体器件，包括全环栅场效应晶体管(gaafet)，所述全环栅场效应晶体管包括：
沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及
源极/漏极区，由第三半导体材料制成，其中：
所述第一半导体材料是si1-xgex，其中，0.9≤x≤1.0，并且
所述第二半导体材料是si1-ygey，其中，y＜x并且0.3≤y≤0.7。
2.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是p型场效应晶体管，并且
所述第三半导体材料是si1-wgew，其中，x≤w并且0.9≤w≤1.0。
3.根据权利要求2所述的半导体器件，其中，x＝w。
4.根据权利要求3所述的半导体器件，其中，所述第一半导体材料和所述第三半导体材料是ge。
5.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是p型场效应晶体管，并且
所述第三半导体材料是gesn。
6.根据权利要求1所述的半导体器件，其中，每个所述沟道区是由所述第一半导体材料和所述第二半导体材料之间的晶格失配引起的压缩应变的。
7.根据权利要求6所述的半导体器件，其中，所述沟道区均不与所述底部鳍层接触。
8.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是n型场效应晶体管，并且
所述第三半导体材料是si1-zgez，其中，0≤z≤0.3。
9.一种半导体器件，包括均设置在半导体衬底上方的p型全环栅场效应晶体管(gaafet)和n型全环栅场效应晶体管，其中：
所述p型全环栅场效应晶体管包括：
第一沟道区，由第一半导体材料制成，所述第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方；以及
第一源极/漏极区，包括由第三半导体材料制成的第一外延层，所述n型全环栅场效应晶体管包括：
第二沟道区，由所述第一半导体材料制成，所述第二沟道区设置在由所述第二半导体材料制成的第二底部鳍层上方；以及
第二源极/漏极区，包括由第四半导体材料制成的第二外延层，其中：
所述第一半导体材料是si1-xgex，其中，0.9≤x≤1.0，
所述第二半导体材料是si1-ygey，其中，y<x并且0.3≤y≤0.7，
所述第三半导体材料是gesn或si1-wgew，其中，x≤w并且0.9≤w≤1.0，并且
所述第四半导体材料是sic或si1-zgez，其中，0≤z≤0.3。
10.一种制造半导体器件的方法，包括：
在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构；
将所述多层结构图案化为鳍结构，所述鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层；
在所述鳍结构上方形成牺牲栅极结构，所述牺牲栅极结构覆盖所述鳍结构的第一部分，并且暴露所述鳍结构的第二部分，所述鳍结构的所述第一部分包括沟道区，并且所述鳍结构的所述第二部分包括源极/漏极区；
在所述源极/漏极区中形成源极/漏极外延层；
去除所述牺牲栅极结构以暴露所述沟道区；
去除所述沟道区中的所述第二半导体层，从而暴露所述沟道区中的所述第一半导体层；以及
在所述沟道区中的所述第一半导体层周围形成栅极介电层和栅电极层，其中：
所述第一半导体层由si1-xgex制成，其中，0.9≤x≤1.0，并且
所述底部鳍结构由si1-ygey制成，其中，y<x并且0.3≤y≤0.7。
技术总结