本公开涉及半导体领域，更具体地，涉及具有c形纳米片或纳米线沟道部的半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术：
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(finfet)、多桥沟道场效应晶体管(mbcfet)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制而改进的空间仍然不能满足要求。
另外，由于光刻和刻蚀等工艺的波动，竖直纳米片或纳米线器件如金属氧化物半导体场效应晶体管(mosfet)难以控制纳米片或纳米线的厚度或直径。
技术实现要素：
有鉴于此，本公开的目的至少部分地在于提供一种具有c形纳米片或纳米线沟道部的半导体装置及其制造方法及包括这种半导体装置的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底上的沟道部，沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈c形的弯曲纳米片或纳米线；相对于衬底分别处于沟道部的上下两端的源/漏部；以及栅堆叠，栅堆叠围绕沟道部中各纳米片或纳米线的外周。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将所述堆叠构图为沿第一方向延伸的条状结构；在条状结构在与第一方向相交的第二方向上的相对两侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部；在第二材料层被第一凹入部露出的侧壁上形成第一沟道层；在第一凹入部的剩余空间中形成第一位置保持层；在第一材料层和第三材料层中形成源/漏部；将条状结构在第一方向上分离为若干段；在衬底上形成隔离层；去除第二材料层和第一位置保持层；以及在隔离层上围绕第一沟道层形成栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，提出了一种新型结构的半导体装置，可以具有高性能和高密度的优点。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至24(c)示意性示出了根据本公开实施例的制造半导体装置的流程中的一些阶段；
图25示意性示出了根据本公开另一实施例的沟道层的堆叠配置；
图26至29示意性示出了根据本公开另一实施例的制造半导体器件的流程中的一些阶段，其中：
图1、2、3(a)、4至9、10(a)、10(b)、11、12、13(a)、13(b)、16(a)、17(a)、18(a)、19(a)、21(a)、22(a)、23(a)、24(a)、26至29是沿aa′线的截面图；
图3(b)、3(c)、14(a)、14(b)、15(a)、19(d)、20、24(c)是俯视图；
图15(b)、16(b)、16(c)、17(b)、17(c)、18(b)、19(b)、21(b)、22(b)、23(b)、24(b)是沿bb′线的截面图；
图18(c)、19(c)、21(c)、22(c)、23(c)是沿cc′线的截面图；
图25是沿沿aa′线的局部截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种竖直型半导体器件，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以包括两个或更多个在相对于衬底的横向方向(例如，下述的第二方向)上彼此间隔开且各自的截面(例如，垂直于衬底表面的截面，该截面也可以垂直于下述的第一方向)呈c形的弯曲纳米片或纳米线，因此这种器件可以称作多c沟道场效应晶体管(c-channelfet)，即mccfet。沟道部包括多个纳米片或纳米线，可以增强器件的电流驱动能力。如下所述，各纳米片或纳米线可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。
该半导体器件中包括的至少一些纳米片或纳米线可以在厚度、材料、掺杂浓度中至少一个方面不同，以调节器件性能。沟道部中包括的纳米片或纳米线的数目可以在衬底上的不同半导体器件之间不同。类似地，纳米片或纳米线可以在不同半导体器件之间在厚度、材料、掺杂浓度中至少一个方面不同。
沟道部中的至少一些纳米片或纳米线可以包括在第二方向上依次叠置且各自的截面(例如，垂直于衬底表面的截面，该截面也可以垂直于第一方向)呈c形的多个子纳米片或子纳米线。在此，子纳米片或子纳米线可以与纳米片或纳米线在物理配置上相同或相似，只不过子纳米片或子纳米线可以彼此并排紧靠，从而看起来形成单个“纳米片或纳米线”。因此，在此描述的关于纳米片或纳米线的内容也可以适用于子纳米片或子纳米线。
同一纳米片或纳米线中包括的多个子纳米片或子纳米线中的至少一些可以具有不同的特性，以优化器件性能。例如，这多个子纳米片或子纳米线可以包括分别处于相应纳米片或纳米线在第二方向上的两侧的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于第一子纳米片或子纳米线与第二子纳米片或子纳米线之间的第三子纳米片或子纳米线。第一子纳米片或子纳米线和第二子纳米片或子纳米线可以与栅堆叠具有改进界面质量，而第三子纳米片或子纳米线可以具有高载流子迁移率。另外或者备选地，第一子纳米片或子纳米线和第二子纳米片或子纳米线可以具有高载流子迁移率，而第三子纳米片或子纳米线可以优化载流子分布。另外或者备选地，第三子纳米片或子纳米线可以将载流子限制在第一子纳米片或子纳米线和/或第二子纳米片或子纳米线中。例如，对于n型器件，第三子纳米片或子纳米线的导带的最低能级可以高于第一子纳米片或子纳米线和/或第二子纳米片或子纳米线的导带的最低能级；对于p型器件，第三子纳米片或子纳米线的价带的最高能级可以低于第一子纳米片或子纳米线和/或第二子纳米片或子纳米线的价带的最高能级。
不同纳米片或纳米线中包括的子纳米片或子纳米线的数目可以不同。另外，子纳米片或子纳米线堆叠中的子纳米片或子纳米线的数目可以在衬底上的不同器件之间不同。
该半导体器件还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部在相对于衬底的横向方向上的尺寸可以大于沟道部在相应方向上的尺寸，以确保沟道部的上下两端与源/漏部连接。源/漏部可以具有一定的掺杂。例如，对于p型器件，源/漏部可以具有p型掺杂；对于n型器件，源/漏部可以具有n型掺杂。沟道部可以具有一定的掺杂，以调整器件的阈值电压。或者，该半导体器件可以是无结器件，其中沟道部与源/漏部可以具有相同导电类型的掺杂。或者，该半导体器件可以是隧穿型器件，其中沟道部两端的源/漏部可以具有彼此相反的掺杂类型。
源/漏部可以设置在相应的半导体层中。例如，源/漏部可以是相应半导体层中的掺杂区。源/漏部可以是相应半导体层的一部分或者全部。在源/漏部是相应半导体层的一部分的情况下，源/漏部与相应半导体层中的其余部分之间可以存在掺杂浓度界面。如下所述，源/漏部可以通过扩散掺杂形成。这种情况下，掺杂浓度界面可以大致沿着相对于衬底的竖直方向。
沟道部可以包括单晶半导体材料。当然，源/漏部或者它们所形成于的半导体层也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
该半导体器件还可以包括围绕沟道部外周更具体地围绕沟道部中各沟道层的外周的栅堆叠。因此，根据本公开实施例的半导体器件可以是围栅器件。根据本公开的实施例，栅堆叠可以自对准于沟道部。例如，栅堆叠的至少与沟道部相邻的部分可以与沟道部实质上共面，例如栅堆叠的所述部分与沟道部的上表面和/或下表面彼此实质上共面。
这种半导体器件例如可以如下制造。
根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层，并可以通过例如外延生长来在第一材料层上依次形成第二材料层和第三材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。第一材料层和第三材料层可以在外延生长同时原位掺杂，以在其中形成源/漏部。
可以将该堆叠构图为沿第一方向延伸的条状结构。可以在条状结构在与第一方向相交(例如，垂直)的第二方向上的相对两侧，使第二材料层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第一凹入部。第一凹入部可以具有向条状结构的内侧凹入的弯曲表面。
可以在第一凹入部的侧壁(即，第二材料层在第一凹入部中露出的侧壁)上形成沟道部。例如，可以通过在条状结构的暴露表面上进行外延生长，来形成第一有源层，第一有源层位于第一凹入部的表面上的部分可以用作沟道部(也可以称作“(第一)沟道层”)。可以基于条状结构相对的侧壁上的第一有源层，形成两个第一沟道层。于是，可以形成多沟道的器件。可以在表面上形成有第一沟道层的第一凹入部中形成第一位置保持层。
在限定第一凹入部之后且在形成第一有源层之前，还可以将条状结构的外露表面回蚀一定的量，例如大致为将要形成的第一有源层的厚度。这有助于确保随后形成的栅堆叠在由第一有源层得到的沟道层的相对两侧具有基本相等的栅长。
为实现更多的沟道层，可以进行类似的处理。例如，可以在条状结构在第二方向上的相对两侧，使第一位置保持层的侧壁相对于第一材料层和第三材料层的侧壁横向凹入，从而限定第二凹入部。第二凹入部可以具有向条状结构的内侧凹入的弯曲表面。可以在第二凹入部的侧壁(即，第一位置保持层在第二凹入部中露出的侧壁)上例如通过外延生长，形成第二沟道层。为实现外延生长，第一位置保持层可以是通过外延生长形成的。可以在表面上形成有第二沟道层的第二凹入部中形成的第二位置保持层。
类似地，在限定第二凹入部之后且在形成第二沟道层之前，也可以进行回蚀操作，回蚀量例如大致为第二沟道层的厚度。
通过这种凹入-生长的处理，可以实现更多沟道层。
可以在第一材料层和第三材料层中形成源/漏部。例如，可以通过掺杂第一材料层和第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部。这种掺杂可以通过固相掺杂剂源层来实现。
可以在条状结构中形成开口(例如，沿第二方向延伸)，以将条状结构在第一方向上分离为若干段(分别用作在第一方向上相邻的器件各自的有源区)。开口可以大致沿第二方向延伸。通过开口，第二材料层和内侧的位置保持层可以露出。
可以通过替代栅工艺，将第二材料层和各位置保持层替换为栅堆叠，从而形成围绕沟道部中各沟道层的栅堆叠。
根据本公开的其他实施例，还可以在条状结构中形成另一开口(例如，沿第一方向延伸)，以将条状结构在第二方向上分离为例如两部分。该开口可以在条状结构沿第一方向延伸的中部，从而两部分可以关于彼此实质上对称。
根据本公开的实施例，用作沟道部的纳米片或纳米线以及可能存在的子纳米片或子纳米线的厚度以及栅长主要由外延生长确定，而不是通过刻蚀或光刻来确定，因此可以具有良好的沟道尺寸/厚度和栅长控制。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至24(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图1所示，提供衬底1001(其上部可以构成上述的第一材料层)。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。在以下的描述中，为方便说明，以体si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。阱区例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如b或in，或n型掺杂剂如as或p)且随后进行热退火来形成。本领域存在多种方式来设置这种阱区，在此不再赘述。
在该示例中，以同时形成p型器件和n型器件为例进行描述，且p型器件和n型器件彼此相邻(随后可以形成互补金属氧化物半导体(cmos)配置)，因此形成了邻接的n型阱和p型阱。但是，本公开不限于此。例如，可以形成相同导电类型的器件。或者，可以形成不同导电类型的器件，但p形器件形成在某一区域中，n形器件形成在另一区域中。
在衬底1001上，可以通过例如外延生长，形成第二材料层1003和第三材料层1005。第二材料层1003可以用来限定栅堆叠的位置，厚度例如为约20nm-50nm。第三材料层1005可以用来限定上端源/漏部的位置，厚度例如为约20nm-200nm。
衬底1001以及之上形成的上述各层中相邻的层相对于彼此可以具有刻蚀选择性。例如，在衬底1001为硅晶片的情况下，第二材料层1003可以包括sige(例如，ge原子百分比为约10％-30％)，第三材料层1005可以包括si。
为便于构图，如图2所示，可以在第三材料层1005上，通过例如淀积，形成硬掩模层1009。例如，硬掩模层1009可以包括氮化物(例如，氮化硅)，厚度为约30nm-100nm。另外，为了更好的刻蚀控制，可以通过例如淀积，先形成刻蚀停止层1007。例如，刻蚀停止层1007可以包括氧化物(例如，氧化硅)，厚度为约1nm-10nm。
可以利用硬掩模层1009来构图有源区。
例如，如图3(a)和3(b)所示，可以在硬掩模层1009上形成光刻胶1011，并通过光刻将其构图为沿第一方向(图3(a)中垂直于纸面的方向，图3(b)中纸面内的竖直方向)延伸的条状。可以光刻胶1011作为刻蚀掩模，通过例如反应离子刻蚀(rie)对硬掩模层1013进行选择性刻蚀，将光刻胶的图案转移到硬掩模层1013中。刻蚀可以停止于刻蚀停止层1009。然后，可以通过例如rie，依次对下方的层进行选择性刻蚀。刻蚀可以进行到衬底1001特别是其中的阱区中。
于是，在p型器件区域(n型阱区上方的区域)以及n型器件区域(p型阱区上方的区域)上，分别将第三材料层1005、第二材料层1003和衬底1001的上部(第一材料层)构图为条状结构r1和r2。
在该示例中，p型器件区域上的条状结构r1宽于n型器件区域上的条状结构r2，这是因为在该示例中针对p型器件形成更多数目的沟道层。但是，本公开不限于此，可以根据需要形成的沟道层数目，调整条状结构r1、r2的宽度(图3(a)和3(b)中纸面内的水平方向上的尺寸)。
另外，在图3(b)所示的示例中，条状结构r1和r2沿着第一方向连续延伸(对应于若干器件的有源区，随后再分离)。注意，图3(b)仅仅示出了晶片上的局部区域，从而图3(b)中的上下两端可以并非是条状结构r1和r2的真正端部，条状结构r1和r2可以在第一方向上延伸超出图3(b)所示的范围。
图3(c)示出了条状结构r1和r2端部的情况。如下所述，在条状结构r1和r2的端部，随后也可以形成沟道层。为了使得沟道层连续、平滑延伸，条状结构r1和r2的端部可以呈圆滑形状。
在以下，为方便起见，主要以图3(b)所示的情况为例进行描述。
在该示例中，刻蚀进入阱区中的深度并不大，以便随后在下端源/漏部周围形成针对下端源/漏部的接触区。根据本公开的实施例，可以在接触区周围进一步刻蚀衬底1001，从而在衬底1001中形成凹槽。形成的凹槽中随后可以形成隔离，例如浅沟槽隔离(sti)。
根据本公开的实施例，可以采用自对准的方式来限定要形成针对下端源/漏部的接触区的区域。
例如，如图4所示，可以在条状结构r1和r2的侧壁，特别是在与第一方向相交(例如，垂直)的第二方向上的相对侧壁上，形成隔墙1013。例如，可以以大致共形的方式淀积一层氧化物(厚度可以根据需要形成的接触区的大小来调整)，然后沿竖直方向对淀积的氧化物层进行各向异性刻蚀如rie，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1013。
可以硬掩模层1009和隔墙1013作为刻蚀掩模，对衬底1001进行选择性刻蚀如rie，从而在衬底1001中形成用于隔离的凹槽。这些凹槽也自对准于条状结构r1和r2而形成在条状结构r1和r2周围。这有助于节省面积。
在此，p型器件区域与n型器件区域之间的凹槽穿过n型阱与p型阱之间的pn结。
可以在凹槽中填充电介质材料如氧化物来形成sti。例如，如图5所示，可以在衬底上通过例如淀积，形成氧化物。可以对淀积的氧化物进行平坦化处理如化学机械抛光(cmp)(可以停止于硬掩模层1009)，然后回蚀。回蚀可以进行至露出衬底1001原本被隔墙1013遮挡的表面，来形成隔离层1015。在回蚀时，同为氧化物的隔墙1013可以被去除。
之后，可以进行源/漏掺杂。
如图6所示，可以通过例如淀积，在条状结构r1和r2的侧壁上形成固相掺杂剂源层。在此，可以形成分别针对p型器件和n型器件的固相掺杂剂源层。例如，可以形成针对p型器件的固相掺杂剂源层1017p，并通过光刻将固相掺杂剂源层1017p定位在p型器件区域中，特别是覆盖其中的条状结构r1。同样地，可以形成针对n型器件的固相掺杂剂源层1017n，并通过光刻将固相掺杂剂源层1017n定位在n型器件区域中，特别是覆盖其中的条状结构r2。
固相掺杂剂源层1017p、1017n可以大致共形的方式形成。例如，固相掺杂剂源层1017p、1017n可以是包含掺杂剂的氧化物，厚度为约1nm-5nm。固相掺杂剂源层1017p、1017n中包含的掺杂剂可以用于掺杂源/漏部(以及可选地，衬底1001的露出表面)，因此可以具有与所需形成的源/漏部相同的导电类型。例如，对于p型器件，固相掺杂剂源层1017p可以包含p型掺杂剂如b或in；对于n型器件，固相掺杂剂源层1017n可以包含n型掺杂剂如p或as。固相掺杂剂源层1029的掺杂剂的浓度可以为约0.1％-5％。
可以通过退火处理，将固相掺杂剂源层1017p、1017n中的掺杂剂驱入第一材料层和第三材料层中以形成针对p型器件的源/漏部s/d-p和针对n型器件的源/漏部s/d-n(以及可选地，可以驱入衬底1001的露出表面中以形成两个器件下端的源/漏部各自的接触区)，如图7所示。源/漏部中掺杂剂的浓度可以是约1e18-1e21cm-3。之后，可以去除固相掺杂剂源层1017p、1017n。
在图7中，以斜线阴影示意性示出了掺杂剂被驱入的区域。在以下的图示中，为简洁起见，不再示出这些斜线阴影。
在该示例中，第一材料层通过衬底1001的上部提供。但是，本公开不限于此。例如，第一材料层也可以是衬底1001上的外延层。在这种情况下，第一材料层和第三材料层可以在外延时原位掺杂，而不是利用固相掺杂剂源层进行掺杂。
接下来，可以进行沟道层的制作。
在该示例中，针对p型器件和n型器件的沟道层有所不同(在数量、材料、厚度、掺杂等至少一个方面)，因此可以针对p型器件和n型器件分别进行处理。为此。如图8所示，可以通过例如淀积和刻蚀，在p型器件区域上形成遮蔽层1019。例如，遮蔽层1019可以包括sic。
另外，在形成遮蔽层1019之前，还可以提升隔离层1015的厚度。例如，可以提升隔离层1015的厚度，以便遮蔽针对下端源/漏部的接触区(以免随后沟道层生长在接触区上)。当然，提升后隔离层1015的顶面可以不超过第二材料层的底面，以免影响在第二材料层的侧壁上形成沟道层。隔离层1015的提升可以通过淀积氧化物，平坦化淀积的氧化物且然后回蚀氧化物来实现。
根据本公开的实施例，为了形成环绕沟道部的栅堆叠，可以在条状结构r2的侧部特别是在第二方向上的两侧留出用于栅堆叠的空间。例如，如图9所示，可以对第二材料层1003进行选择性刻蚀，以使其在第二方向上的侧壁相对凹入。为更好地控制刻蚀的量，可以采用原子层刻蚀(ale)。例如，刻蚀的量可以是约10nm-40nm。取决于刻蚀的特性，例如第二材料层1003相对于衬底1001和第三材料层1005的刻蚀选择性，刻蚀后第二材料层1003的侧壁可以呈现不同的形状。在图9中示出了刻蚀后第二材料层1003的侧壁为向内侧凹入的c形。但是，本公开不限于此。例如，在刻蚀选择性好时，刻蚀后第二材料层1003的侧壁可以接近竖直。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。在两侧形成的c形可以相对于彼此对称，例如关于条状结构r2的中心面对称。通常，第二材料层1003的c形侧壁在上下两端处曲率较大，而在腰部或中部处曲率较小。
可以在条状结构r2的侧壁上形成用于n型器件的第一沟道层，以便随后限定沟道部。为使后续在c形沟道层左右两侧形成栅堆叠时它们的栅长(例如，沿垂直于衬底表面方向)可以保持基本相等，如图9所示，可以对条状结构r2(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀，使其外周侧壁相对于硬掩模层1009的外周侧壁横向凹入。为更好地控制回蚀的量，可以采用ale。回蚀的量可以基本等于随后要生长的第一沟道层的厚度，例如为约5nm-15nm。然后，可以通过例如选择性外延生长，在条状结构r2的侧壁上形成用于n型器件的第一沟道层1021n。由于选择性外延生长，隔离层1015的表面上可以没有形成用于n型器件的第一沟道层1021n。用于n型器件的第一沟道层1021n随后可以限定沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，用于n型器件的第一沟道层1021n(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
在图9中，将用于n型器件的第一沟道层1021n在第一材料层和第三材料层的侧壁上的部分的侧壁示出为与硬掩模层1009的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，用于n型器件的第一沟道层1021n在第一材料层和第三材料层的侧壁上的部分的侧壁可以相对于硬掩模层1009的侧壁凹入，或者甚至可能突出。
在此，进行上述回蚀可以将凹入部的上端和下端分别向上和向下刻蚀，使得生长第一沟道层1021n之后，凹入部的高度t1与第二材料层1003的厚度t2可基本相同。这样，随后在第一沟道层1021n左右两侧形成的栅堆叠可以具有基本相等的栅长。但是，本公开不限于此。根据本公开的实施例，也可通过调节回蚀量来改变第一沟道层1021n外侧的栅长，从而改变两侧栅长的比例，以优化由于c形沟道部左右两侧形貌不同对器件性能的影响。
可以根据设计对器件的性能要求，适当选择用于n型器件的第一沟道层1021n的材料。例如，用于n型器件的第一沟道层1021n可以包括各种半导体材料，例如si、ge、sige、inp、gaas、ingaas等。在该示例中，用于n型器件的第一沟道层1021n可以包括与第一材料层和第三材料层相同的材料如si。另外，可以根据需要，在生长用于n型器件的第一沟道层1021n时对其进行原位掺杂，以调节n型器件的阈值电压。
接下来，可以类似地对p型器件区域进行处理。如图10(a)所示，可以通过例如淀积和刻蚀，在n型器件区域上形成遮蔽层1023。例如，遮蔽层1023可以包括sic。在对遮蔽层1023进行刻蚀时，p型器件区域上的遮蔽层1019可以被去除。另外，遮蔽层1023可以进入条状结构r2的凹入中，形成位置保持层，以保持随后用于形成栅堆叠的空间。
在该示例中，位置保持层和遮蔽层一同形成。但是，本公开不限于此。根据本公开的其他实施例，可以单独形成位置保持层。例如，如图10(b)所示，可以在条状结构r2的凹入中，形成位置保持层1023a，然后再形成遮蔽层1023b以遮蔽n型器件区域。为了在以下替代栅工艺中能够与第二材料层1003被一起去除，位置保持层1023a可以包括与第二材料层1003相同的材料如sige。可以通过外延生长sige，然后对外延生长的sige进行选择性刻蚀如rie(例如，以硬掩模层1009为刻蚀掩模)来形成位置保持层1023a。位置保持层1023a包括的sige中ge的浓度可以与第二材料层1003中ge的浓度基本相同，且在生长时可以被原位掺杂为与第二材料层1003中的掺杂浓度(在形成源/漏部时被掺杂)基本相同。这样，在随后的替代栅工艺中，位置保持层1023a可以与第二材料层1003以基本相同的刻蚀速率被去除。
类似地，可以在条状结构r1的侧部特别是在第二方向上的两侧留出用于栅堆叠的空间。例如，如图10(a)和10(b)所示，可以对第二材料层1003进行选择性刻蚀，以使其在第二方向上的侧壁相对凹入。为更好地控制刻蚀的量，可以采用ale。例如，刻蚀的量较大(因为要形成的沟道层数目较多)，可以是约20nm-60nm。取决于刻蚀的特性，例如第二材料层1003相对于衬底1001和第三材料层1005的刻蚀选择性，刻蚀后第二材料层1003的侧壁可以呈现不同的形状。在图10(a)和10(b)中示出了刻蚀后第二材料层1003的侧壁为向内侧凹入的c形。但是，本公开不限于此。例如，在刻蚀选择性好时，刻蚀后第二材料层1003的侧壁可以接近竖直。在此，刻蚀可以是各向同性的，特别是在需要较大刻蚀量时。在两侧形成的c形可以相对于彼此对称，例如关于条状结构r1的中心面对称。通常，第二材料层1003的c形侧壁在上下两端处曲率较大，而在腰部或中部处曲率较小。
可以在条状结构r1的侧壁上形成用于p型器件的第一沟道层，以便随后限定沟道部。为使后续在c形沟道层左右两侧形成栅堆叠时它们的栅长(例如，沿垂直于衬底表面方向)可以保持基本相等，可以对条状结构r1(具体地，第一材料层、第二材料层和第三材料层的外露表面)进行回蚀，使其外周侧壁相对于硬掩模层1009的外周侧壁横向凹入。为更好地控制回蚀的量，可以采用ale。回蚀的量可以基本等于随后要生长的第一沟道层的厚度，例如为约5nm-15nm。然后，可以通过例如选择性外延生长，在条状结构r1的侧壁上形成用于p型器件的第一沟道层1021p-1。由于选择性外延生长，隔离层1015的表面上可以没有形成用于p型器件的第一沟道层1021p-1。用于p型器件的第一沟道层1021p-1随后可以限定沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，用于p型器件的第一沟道层1021p-1(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
在图10(a)和10(b)中，将用于p型器件的第一沟道层1021p-1在第一材料层和第三材料层的侧壁上的部分的侧壁示出为与硬掩模层1009的侧壁基本齐平。这可以通过控制回蚀量和外延生长厚度基本相同来实现。但是，本公开不限于此。例如，用于p型器件的第一沟道层1021p-1在第一材料层和第三材料层的侧壁上的部分的侧壁可以相对于硬掩模层1009的侧壁凹入，或者甚至可能突出。
同样地，进行上述回蚀可以将凹入部的上端和下端分别向上和向下刻蚀，使得生长第一沟道层1021p-1之后，凹入部的高度与第二材料层1003的厚度可基本相同。这样，随后在第一沟道层1021p-1左右两侧形成的栅堆叠可以具有基本相等的栅长。但是，本公开不限于此。根据本公开的实施例，也可通过调节回蚀量来改变第一沟道层1021p-1外侧的栅长，从而改变两侧栅长的比例，以优化由于c形沟道部左右两侧形貌不同对器件性能的影响。
可以根据设计对器件的性能要求，适当选择用于p型器件的第一沟道层1021p-1的材料。例如，用于p型器件的第一沟道层1021p-1可以包括各种半导体材料，例如si、ge、sige、inp、gaas、ingaas等。在该示例中，用于p型器件的第一沟道层1021p-1可以包括与第一材料层和第三材料层相同的材料如si。另外，可以根据需要，在生长用于p型器件的第一沟道层1021p-1时对其进行原位掺杂，以调节p型器件的阈值电压。
在该示例中，p型器件区域和n型器件区域上形成的第一沟道层可以具有实质上相同的特征(例如，材料、尺寸等)。但是，本公开不限于此。根据设计对这两个器件的性能要求，p型器件区域和n型器件区域上形成的第一沟道层可以具有不同的特征，例如在厚度、材料和掺杂浓度等至少一个方面不同。例如，对于p型器件，第一沟道层1021p-1可以包括sige、ge等；对于n型器件，第一沟道层1021n可以包括ingaas、inp或其他iii-v族化合物半导体等。由于第一沟道层生长的较薄，并且应力在上下方向上可以释放，故而膜的质量受晶格常数失配的影响相对较小，薄膜质量较好。
类似于位置保持层1023a，可以在条状结构r1的凹入中形成位置保持层1025a。位置保持层1025a可以包括与第二材料层1003相同的材料。
与形成第一沟道层1021p-1类似，可以在条状结构r1的侧壁上再形成用于p型器件的第二沟道层1021p-2，如图12所示。例如，可以对位置保持层1025a进行选择性刻蚀，以使其在第二方向上的侧壁相对凹入。为更好地控制刻蚀的量，可以采用ale。例如，刻蚀的量是约10nm-30nm。如上所述，为使后续在c形沟道层左右两侧形成栅堆叠时它们的栅长可以保持基本相等，可以回蚀条状结构r1(更具体地，条状结构r1的表面当前被位置保持层1025a和第一沟道层1021p-1所覆盖，因此可以回蚀位置保持层1025a和第一沟道层1021p-1，第一沟道层1021p-1较薄而可能被回蚀掉)，回蚀的量可以基本等于随后要生长的第二沟道层的厚度，例如是约5nm-15nm。当然，也可如上所述通过调节回蚀量来改变两侧栅长的比例。然后，可以通过例如选择性外延生长，在条状结构r1以及位置保持层1025a的侧壁上形成用于p型器件的第二沟道层1021p-2。用于p型器件的第二沟道层1021p-2随后可以限定沟道部，厚度为例如约3nm-15nm。根据本公开的实施例，用于p型器件的第二沟道层1021p-2(随后用作沟道部)的厚度可以通过外延生长工艺决定，因此可以更好地控制沟道部的厚度。
可以根据设计对器件的性能要求，适当选择用于p型器件的第二沟道层1021p-2的材料。例如，用于p型器件的第二沟道层1021p-2可以包括各种半导体材料，例如si、ge、sige、inp、gaas、ingaas等。在该示例中，用于p型器件的第二沟道层1021p-2可以包括与第一材料层和第三材料层相同的材料如si。另外，可以根据需要，在生长用于p型器件的第二沟道层1021p-2时对其进行原位掺杂，以调节p型器件的阈值电压。
注意，用于p型器件的第一沟道层1021p-1与第二沟道层1021p-2可以在材料、厚度、掺杂浓度等至少一个方面不同。
可以如上所述，在条状结构的凹入中形成位置保持层。图13(a)示出了形成电介质如sic的位置保持层1023p和1023n的情况，图13(b)示出了形成与第二材料层1003相同材料的位置保持层1023a和1025b的情况。
至此，已限定了包括源/漏部和沟道部在内的有源区。目前，有源区在第一方向上连续。可以将条状结构在第一方向上分离为若干段，从而分别限定针对各单独器件的有源区。
例如，如图14(a)所示，可以形成光刻胶1027，并通过光刻将其构图为遮蔽各单独器件的有源区所在区域，而露出各单独器件之间的有源区。图14(b)示出了条形结构端部处的情形。
然后，如图15(a)和15(b)所示，可以光刻胶1027作为刻蚀掩模，通过选择性刻蚀如rie，依次切断第三材料层1005(上端源/漏部)、第二材料层1003(沟道部)和第一材料层(下端源/漏部)，从而将有源区在第一方向上分离。需要指出的是，根据器件布局设计，一些单独器件的下端源/漏部之间可以保持连接。之后，可以去除光刻胶1027。
图16(a)至16(c)示出了条状结构端部处的情形。如图16(b)和16(c)所示，沟道层可以延伸到条状结构的端部。也即，对于从条状结构分离而来且包括条状结构端部的段，沟道层可以在该段在第二方向上的两侧以及连接这两侧的一个端部之间连续延伸(注意，该段的另一端部之前因为与相邻段是连续延伸的，故而不存在沟道层，且通过上述分离处理而暴露在外)，从而在平行于衬底表面的剖视图中可以呈u形。图16(b)和16(c)所示的情形区别在于位置保持层的不同。
由于各单独器件之间有源区的分离，可以在各单独器件的有源区之间形成隔离层。隔离层可以通过淀积氧化物，平坦化淀积的氧化物且然后回蚀氧化物来形成。如此形成的隔离层与之前形成的隔离层一起仍被示出为1015。隔离层1015的顶面可以在原本第二材料层的底面(第一材料层的顶面)附近，优选不高出第二材料层的底面，以免覆盖沟道部。
接下来，可以进行替代栅工艺，以形成栅堆叠。
如图17(a)至17(c)所示，可以通过选择性刻蚀，去除各位置保持层。可以根据需要，进行氧化处理，以使c形沟道部的角落能够圆滑，从而改进器件性能和可靠性。在进行氧化处理的情况下，可以通过选择性刻蚀去除氧化处理所形成的氧化物。其中图17(b)示出了非条状结构端部处的段的情形，而图17(c)示出了条状结构端部处的段的情形。
然后，如图18(a)至18(c)所示，可以在隔离层1015上形成栅堆叠。例如，可以通过淀积，以大致共形的方式形成栅介质层1029，并在栅介质层1029上形成栅导体层1031。栅导体层1031可以填充有源区之间的空间。可以对栅导体层1031进行平坦化处理如cmp，cmp可以停止于硬掩模层1009。然后，可以回蚀栅导体层1031，回蚀后栅导体层1031的顶面优选高于原先第二材料层的顶面(或第三材料层的底面)，以确保c形沟道部的端部可以被栅导体层所覆盖，否则c型沟道部的端部可能发生局部阈值电压变化。通过这种方式，所形成的栅堆叠的端部嵌入到先前各位置保持层所在的空间中，围绕沟道部。
例如，栅介质层1029可以包括高k栅介质如hfo2，厚度例如为约1nm-5nm。在形成高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ald)形成的氧化物，厚度为约0.3nm-1.5nm。在此，栅导体层1031可以用于p型器件，且因此可以包括针对p型器件的功函数调节金属如tin、tan等和栅导电金属如w等。
如图18(a)所示，栅堆叠围绕沟道部。可以看出，沟道部包括呈c形的弯曲纳米片(当纳米片较窄时，可以变成纳米线)。由于刻蚀第二材料层1003(sige)时相对于沟道层(si)的高刻蚀选择性，因此沟道部的厚度(纳米线的情况下，为粗细，或者是直径)基本上由沟道层的选择性生长工艺来确定。这相对于仅使用刻蚀方法或光刻方法来确定厚度的技术具有巨大优势，因为相比于刻蚀或光刻，外延生长工艺具有好得多的工艺控制。
根据本公开的实施例，在形成栅堆叠之前，还可以进行退火处理，以将源/漏部中的掺杂剂驱近c型沟道部，甚至有一小部分掺杂剂可以进入c型沟道部的两端，以减小外电阻，提升器件性能。
针对p型器件的栅导体层1031当前也形成在n型器件区域中。可以将n型器件区域中的栅导体层1031去除，同时也可以构图栅接触部的着落焊盘(landingpad)。
如图19(a)至19(d)所示，可以形成光刻胶1033，并将其构图为遮蔽要形成栅接触部的着落焊盘的区域，而露出其他区域。图20示出了条状结构端部处的情形。在图20中为了方便起见，没有示出栅介质层。
然后，如图21(a)至21(c)所示，可以光刻胶1033(以及硬掩模层1009)作为掩模，选择性刻蚀如rie栅导体层1031，rie可以停止于栅介质层1029。之后，可以去除光刻胶1033。
于是，栅导体层1031基本留于且自对准于硬掩模层1009下方，除了在硬掩模层1009的一侧(俯视图中的上侧)突出一部分以用作着落焊盘之外。
当前，针对p型器件的栅导体层1031仍留于n型器件区域中，可以将之去除。如图22(a)至22(c)所示，可以形成遮蔽层(例如，光刻胶，未示出)，并将其构图为遮蔽p型器件区域，而露出n型器件区域。然后，可以通过选择性刻蚀，将n型器件区域中的栅导体层1031去除。之后，可以去除遮蔽层。
然后，可以按照形成栅导体层1031类似的方式，形成针对n型器件的栅导体层1035。栅导体层1035可以包括针对n型器件的功函数调节金属如tin、tan、tialc等和栅导电金属如w等。
当前，两个器件各自的栅堆叠彼此连接成一体。可以根据器件设计，通过例如光刻，将栅导体层1035在两个器件之间断开，同时也可以构图栅接触部的着落焊盘。这可以通过以上参照图19(a)至21(c)描述的处理来进行，如图23(a)至23(c)所示。
于是，在p型器件区域中，栅导体层1031基本留于且自对准于硬掩模层1009下方，除了在硬掩模层1009的一侧(俯视图中的上侧)突出一部分以用作着落焊盘之外。栅导体层1031与栅介质层1029相结合而限定用于p型器件的栅堆叠。类似地，在n型器件区域中，栅导体层1035基本留于且自对准于硬掩模层1009下方，除了在硬掩模层1009的一侧(俯视图中的上侧)突出一部分以用作着落焊盘之外。栅导体层1035与栅介质层1029相结合而限定用于p型器件的栅堆叠。
在该示例中，p型器件和n型器件具有相同的栅介质层1029。但是，本公开不限于此。例如，p型器件和n型器件可以具有不同的栅介质层。在针对不同类型的器件使用不同材料时，可以针对它们分别进行处理。如上所述，在针对一种类型的器件进行处理时，可以利用遮蔽层遮蔽另一类型的器件所在的区域。它们的处理顺序可以交换。
至此，完成了器件基础结构的制作。随后，可以制作各种接触部、互连结构等。
例如，如图24(a)至24(c)所示，可以通过例如淀积然后平坦化的方式，在衬底上形成电介质层1037。然后，可以形成接触孔，并在接触孔中填充导电材料如金属，形成接触部1039。接触部1039可以包括穿透硬掩模层1009和刻蚀停止层1007连接到上端源/漏部的接触部，穿透电介质层1037和隔离层1015连接到下端源/漏部的接触区的接触部，以及穿透电介质层1037连接到栅导体层的着落焊盘的接触部。如图24(a)所示，到相邻两个器件各自的下端源/漏部的接触区的接触部可以分处于有源区的相对两侧(图中的左侧和右侧)。
在以上实施例中，沟道层是单层结构。但是，本公开不限于此。根据本公开的其他实施例，一个或多个沟道层可以包括多个子层堆叠的结构。
例如，如图25所示，沟道层(例如，上述的第一沟道层和/或第二沟道层)可以包括依次叠置的第一子层1021-1、第二子层1021-2和第三子层1021-3。
根据本公开的实施例，第一子层1021-1、第二子层1021-2和第三子层1021-3中至少一些可以具有不同的特性，以优化器件性能。
例如，第二子层1021-2可以包括(相对于第一子层1021-1、第三子层1021-3)具有高载流子迁移率的材料如sige(例如，ge原子百分比为约30％-100％，在ge原子百分比为100％时成为ge)，以提升器件电流能力。但是sige与随后形成的栅介质层的界面质量可能不好(例如，界面态电荷密度大，表面粗糙高对载流子散射大或沟道电阻大，等等)。为此，第一子层1021-1和第三子层1021-3可以包括与栅介质层的界面质量好的材料如si。
又如，第一子层1021-1和第三子层1021-3可以包括(相对于第二子层1021-2)具有高载流子迁移率的材料，第二子层1021-2可以包括能够优化载流子分布的材料。
再如，第二子层1021-2可以将载流子限制在第一子层1021-1和/或第三子层1021-3中，从而与栅介质层更接近，有利于改善短沟道效应并降低漏电流。例如，对于n型器件，第二子层1021-2的导带的最低能级可以高于第一子层1021-1和/或第三子层1021-3的导带的最低能级；对于p型器件，第二子层1021-2的价带的最高能级可以低于第一子层1021-1和/或第三子层1021-3的价带的最高能级。
各沟道层中包括的子层数目可以不同，不同器件中的子层堆叠结构也可以不同。
在以上实施例中，通过固相掺杂剂源层来进行源/漏掺杂。但是，本公开不限于此。
如图26所示，在衬底1001上，可以利用光刻胶1041遮蔽n型器件区域，并露出p型器件区域。在p型器件区域中，可以通过例如离子注入，形成n型阱(n型杂质的浓度可以为例如约1e17-5e18cm-3)，并可以在n型阱中形成针对p型器件的源/漏区s/d-p(p型杂质的浓度可以为例如约1e19-1e21cm-3)。根据实施例，顶面处p杂质的浓度可以低于较下位置处p型杂质的浓度，以减少对后继外延生长的不利影响。
可以类似地对n型器件区域进行处理。如图27所示，可以利用光刻胶1043遮蔽p型器件区域，并露出n型器件区域。在n型器件区域中，可以通过例如离子注入，形成p型阱(p型杂质的浓度可以为例如约1e17-5e18cm-3)，并可以在p型阱中形成针对n型器件的源/漏区s/d-n(n型杂质的浓度可以为例如约1e19-1e21cm-3)。根据实施例，顶面处n型杂质的浓度可以低于较下位置处n型杂质的浓度，以减少对后继外延生长的不利影响。
然后，如图28所示，可以在衬底1001上形成第二材料层1003和第三材料层1005。对此，可以参见以上描述，在此不再赘述。
如图29所示，可以通过结合图26和27描述的类似处理，在第三材料层1005中形成针对p型器件的源/漏区s/d-p(p型杂质的浓度可以为例如约1e19-1e21cm-3)以及针对n型器件的源/漏区s/d-n(n型杂质的浓度可以为例如约1e19-1e21cm-3)。
这种情况下，以上结合图6和7描述的处理可以省略。另外，以上结合图18(a)至18(c)描述的退火处理(将源/漏部中的掺杂剂驱近甚至进入c型沟道部)仍可以使用，或者可以改变为在结合图15(a)和15(b)所述的分离单独器件的有源区之后且在结合图17(a)至17(c)所述的去除位置保持层之前进行。这可以减小退火对图17(a)至17(c)所示的支撑较少的结构的破坏。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(ic)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(pc)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(soc)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
1.一种半导体器件，包括：
衬底上的沟道部，所述沟道部包括两个或更多个在相对于衬底的横向方向上彼此间隔开且各自的截面呈c形的弯曲纳米片或纳米线；
相对于所述衬底分别处于所述沟道部的上下两端的源/漏部；以及
栅堆叠，所述栅堆叠围绕所述沟道部中各纳米片或纳米线的外周。
2.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的至少一个包括在所述横向方向上依次叠置且各自的截面呈c形的多个子纳米片或子纳米线。
3.根据权利要求2所述的半导体器件，其中，所述多个子纳米片或子纳米线中的至少一些子纳米片或子纳米线具有不同的特性。
4.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧且与所述栅堆叠具有改进界面质量的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间且具有高载流子迁移率的第三子纳米片或子纳米线。
5.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧具有高载流子迁移率的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间且能够优化载流子分布的第三子纳米片或子纳米线。
6.根据权利要求3所述的半导体器件，其中，所述多个子纳米片或子纳米线包括分别处于相应纳米片或纳米线在所述横向方向上的两侧的第一子纳米片或子纳米线和第二子纳米片或子纳米线，以及位于所述第一子纳米片或子纳米线与所述第二子纳米片或子纳米线之间的第三子纳米片或子纳米线，
其中，对于n型半导体器件，所述第三子纳米片或子纳米线的导带的最低能级高于所述第一子纳米片或子纳米线和/或所述第二子纳米片或子纳米线的导带的最低能级；或者
对于p型半导体器件，所述第三子纳米片或子纳米线的价带的最高能级低于所述第一子纳米片或子纳米线和/或所述第二子纳米片或子纳米线的价带的最高能级。
7.根据权利要求2所述的半导体器件，其中，所述至少一个为两个或更多个，其中至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠不同于至少另一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠。
8.根据权利要求2所述的半导体器件，其中，所述衬底上具有多个所述半导体器件，其中至少一个半导体器件中的至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠不同于至少另一个半导体器件中的至少一个纳米片或纳米线中包括的子纳米片或子纳米线的堆叠。
9.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的至少一些在厚度、材料、掺杂浓度中至少一个方面不同。
10.根据权利要求1所述的半导体器件，其中，衬底上具有多个所述半导体器件，其中至少一个半导体器件中的至少一个纳米片或纳米线在厚度、材料、掺杂浓度中至少一个方面不同于至少另一个半导体器件中的至少一个纳米片或纳米线。
11.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线包括关于在相对于所述衬底的竖直方向上延伸的平面对称的一对或多对纳米片或纳米线。
12.根据权利要求1所述的半导体器件，其中，衬底上具有多个所述半导体器件，其中至少一些半导体器件的沟道部中包括的纳米片或纳米线的数目不同。
13.根据权利要求12所述的半导体器件，其中，所述多个所述半导体器件包括n型半导体器件和p型半导体器件，其中p型半导体器件的沟道部中包括的纳米片或纳米线的数目是n型半导体器件的沟道部中包括的纳米片或纳米线的数目的两倍。
14.根据权利要求1所述的半导体器件，其中，所述两个或更多个纳米片或纳米线中的每一个具有实质上均匀的厚度。
15.根据权利要求2所述的半导体器件，其中，所述多个子纳米片或子纳米线中的每一个具有实质上均匀的厚度。
16.根据权利要求1所述的半导体器件，其中，所述栅堆叠的至少与所述沟道部相邻的部分与所述沟道部实质上共面。
17.根据权利要求11所述的半导体器件，其中，所述平面是所述沟道部上端的所述源/漏部的中心面。
18.根据权利要求1所述的半导体器件，其中，所述栅堆叠的至少部分外周沿着所述沟道部上端的所述源/漏部的相应外周延伸。
19.根据权利要求1所述的半导体器件，其中，所述栅堆叠中的栅导体层的最高表面高于所述沟道部的顶面。
20.根据权利要求1所述的半导体器件，其中，所述沟道部和/或所述源/漏部包括单晶半导体材料。
21.根据权利要求11所述的半导体器件，其中，所述衬底上具有多个所述半导体器件，其中至少一些半导体器件各自的沟道部实质上共面。
22.根据权利要求21所述的半导体器件，其中，所述至少一些半导体器件各自的上端源/漏部实质上共面，各自的下端源/漏部实质上共面。
23.根据权利要求1所述的半导体器件，其中，在相对于所述衬底横向延伸的剖面中，所述两个或更多个纳米片或纳米线实质上平行延伸。
24.根据权利要求1所述的半导体器件，其中，在相对于所述衬底横向延伸的剖面中，所述两个或更多个纳米片或纳米线中的每一个呈u形。
25.根据权利要求1所述的半导体器件，其中，在所述两个或更多个弯曲纳米片或纳米线中的至少一个弯曲纳米片或纳米线在所述横向方向上的相对两侧，所述栅堆叠的栅长基本相等。
26.一种制造半导体器件的方法，包括：
在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；
将所述堆叠构图为沿第一方向延伸的条状结构；
在所述第一材料层和所述第三材料层中形成源/漏部；
在所述条状结构在与所述第一方向相交的第二方向上的相对两侧，使所述第二材料层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第一凹入部；
在所述第二材料层被所述第一凹入部露出的侧壁上形成第一沟道层；
在所述第一凹入部的剩余空间中形成第一位置保持层；
将所述条状结构在所述第一方向上分离为若干段；
在所述衬底上形成隔离层；
去除所述第二材料层和所述第一位置保持层；以及
在隔离层上围绕所述第一沟道层形成栅堆叠。
27.根据权利要求26所述的方法，进一步包括：
在所述条状结构在所述第二方向上的相对两侧，使所述第一位置保持层的侧壁相对于所述第一材料层和所述第三材料层的侧壁横向凹入，从而限定第二凹入部；
在所述第一位置保持层被所述第二凹入部露出的侧壁上形成第二沟道层；以及
在所述第二凹入部的剩余空间中形成第二位置保持层，
其中，去除所述第二材料层和所述第一位置保持层还包括去除所述第二位置保持层。
28.根据权利要求26或27所述的方法，其中，所述条状结构在所述第一方向上具有端部，所述凹入操作也针对所述端部，由此得到的凹入部也延伸到所述端部。
29.根据权利要求27所述的方法，其中，在衬底上形成多个半导体器件，其中，仅针对一部分半导体器件，形成所述第二沟道层。
30.根据权利要求27所述的方法，其中，形成所述第一位置保持层包括在所述第一沟道层上外延生长所述第一位置保持层。
31.根据权利要求26所述的方法，其中，所述第一材料层是所述衬底的上部，或者是所述衬底上的外延层。
32.根据权利要求26所述的方法，其中，所述第二材料层相对于所述第一材料层、所述第三材料层具有刻蚀选择性。
33.根据权利要求26所述的方法，其中，使所述第二材料层的侧壁凹入包括各向同性刻蚀。
34.根据权利要求26所述的方法，其中，形成第一沟道层包括选择性外延生长。
35.根据权利要求26所述的方法，其中，形成源/漏部包括：
在所述条状结构的侧壁上形成掺杂剂源层；以及
将所述掺杂剂源层中的掺杂剂驱入所述第一材料层和所述第三材料层中。
36.根据权利要求26所述的方法，其中，在限定第一凹入部之后，且在形成第一沟道层之前，该方法还包括：
将所述脊状结构的外露表面回蚀与将要形成的第一沟道层的厚度基本上相同的厚度。
37.一种电子设备，包括如权利要求1至25中任一项所述的半导体器件。
38.根据权利要求37所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能没备、移动电源。
技术总结