相关申请的交叉引用
2018年11月30日在韩国知识产权局提交的题为“semiconductordeviceandmethodforfabricatingthesame”(半导体器件及其制造方法)的韩国专利申请no.10-2018-0152262通过引用的方式全文结合于本申请中。
本公开涉及半导体器件及其制造方法，更具体地，涉及包括栅极接触和源极/漏极接触的半导体器件及其制造方法。
背景技术：
作为一种用于增加半导体器件的密度的微缩技术，已经提出了其中鳍形硅体形成在衬底上并且栅极形成在硅体的表面上的多栅极晶体管。因为多栅极晶体管使用三维(3d)沟道，所以可以容易地实现多栅极晶体管的微缩。此外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地抑制沟道区的电势受漏极电压影响的短沟道效应(sce)。
技术实现要素：
根据本公开的方面，提供了一种半导体器件，其包括：有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；源极/漏极区，所述源极/漏极区设置在位于所述栅电极的侧壁上的所述有源图案中；以及源极/漏极接触，所述源极/漏极接触位于所述源极/漏极区上，其中，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的顶表面的高度。
根据本公开的方面，提供了一种半导体器件，其包括：有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸；第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极；源极/漏极区，所述源极/漏极区设置在位于所述栅电极的侧壁上的所述有源图案中；以及第二接触插塞，所述第二接触插塞位于所述源极/漏极区上，所述第二接触插塞连接到所述源极/漏极区，其中，所述栅电极包括与所述第二接触插塞一起沿着所述第一方向布置的第一部分和与所述第一部分一起沿着第二方向布置且直接连接到所述第一接触插塞的第二部分，其中，所述栅电极的所述第二部分的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度。
根据本公开的方面，提供了一种半导体器件，其包括：第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在第一方向上延伸；第一栅电极，所述栅电极位于所述第一有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，所述第一接触插塞连接到所述第一栅电极的所述第二部分的顶表面；第一源极/漏极区，所述源极/漏极区设置在位于所述第一栅电极的侧壁上的所述第一有源图案中；以及第一源极/漏极接触，所述第一源极/漏极接触位于所述第一栅电极的一个侧壁上和所述第一源极/漏极区的顶表面上；以及第二接触插塞，所述第二接触插塞连接到所述第一源极/漏极接触的顶表面，其中，所述第一接触插塞的底表面的高度高于所述第一源极/漏极接触的顶表面的高度，其中，所述第二接触插塞的底表面的高度低于所述第一栅电极的所述第一部分的顶表面的高度。
根据本公开的方面，提供了一种用于制造半导体器件的方法，其包括：在衬底上形成有源图案，所述有源图案在第一方向上延伸；在所述有源图案上形成栅电极，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分，所述第一部分的顶表面的高度高于所述第二部分的顶表面的高度；在位于所述栅电极的侧壁上的所述有源图案中形成源极/漏极区；在所述源极/漏极区上形成源极/漏极接触，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面，并且低于所述栅电极的所述第二部分的顶表面；形成第一接触插塞以连接到所述栅电极的所述第二部分的顶表面；以及形成第二接触插塞以连接到所述源极/漏极接触的顶表面。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据一些实施例的半导体器件的布局图；
图2示出了沿着图1的线a-a截取的截面图；
图3示出了沿着图1的线b-b截取的截面图；
图4示出了沿着图1的线c-c截取的截面图；
图5示出了图1的栅电极、源极/漏极接触和接触插塞的示意性透视图；
图6示出了根据一些实施例的半导体器件的截面图；
图7示出了根据一些实施例的半导体器件的截面图；
图8和图9示出了根据一些实施例的半导体器件的截面图；
图10示出了根据一些实施例的半导体器件的截面图；
图11和图12示出了根据一些实施例的半导体器件的截面图；
图13至图15示出了根据一些实施例的半导体器件的截面图；
图16至图18示出了根据一些实施例的半导体器件的截面图；
图19示出了根据一些实施例的半导体器件的布局图；
图20示出了沿着图19的线d-d截取的截面图；
图21示出了沿着图19的线e-e截取的截面图；
图22示出了根据一些实施例的半导体器件的布局图；
图23示出了沿着图22的线f-f截取的截面图；
图24示出了根据一些实施例的半导体器件的布局图；
图25示出了图24的栅电极、源极/漏极接触和接触插塞的示意性透视图；以及
图26至图40示出了根据一些实施例的制造半导体器件的方法中的各阶段的视图。
具体实施方式
下文中，将参照图1至图25描述根据一些实施例的半导体器件。
图1是解释根据一些实施例的半导体器件的布局图。图2是沿着图1的线a-a截取的截面图。图3是沿着图1的线b-b截取的截面图。图4是沿着图1中线c-c截取的截面图。图5是示出图1的栅电极、源极/漏极接触和接触插塞的示意性透视图。
在与根据一些实施例的半导体器件相关的附图中，例如，示出了包括鳍形沟道区的鳍型晶体管(finfet)，但是实施例不限于此。此外，根据一些实施例的半导体器件可以包括隧穿场效应晶体管(tfet)、双极结型晶体管、横向双扩散金属氧化物半导体(ldmos)晶体管等。
参考图1至图5，根据一些实施例的半导体器件包括衬底100、第一有源图案122、第二有源图案124、场绝缘层110、第一栅电极140、栅极介电层130、栅极间隔物152、栅极覆盖图案154、第一源极/漏极区162、第二源极/漏极区164、第一层间绝缘膜172、第二层间绝缘膜174、第一源极/漏极接触182a、第二源极/漏极接触182b、第一接触插塞192、第二接触插塞184a和第三接触插塞184b。
衬底100可以包括例如体硅或绝缘体上硅(soi)。衬底100可以是硅衬底，或者可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。或者，衬底100可以具有形成在基体衬底上的外延层。在下文中，为了简化描述，假设衬底100是硅衬底。
第一有源图案122和第二有源图案124可以形成在衬底100上。此外，第一有源图案122和第二有源图案124可以在第一方向x上延伸。例如，第一有源图案122和第二有源图案124可以沿着与第一方向x相交的第二方向y彼此间隔开。
衬底100可以包括第一有源区active1。有源半导体器件(例如晶体管)可以形成在第一有源区active1中。例如，第一有源图案122和第二有源图案124可以形成在衬底100的第一有源区active1上。
例如，在与根据一些实施例的半导体器件相关的附图中，示出了包括鳍形沟道区的鳍型晶体管(finfet)。例如，第一有源图案122和第二有源图案124均可以包括鳍形图案。例如，第一有源图案122和第二有源图案124均可以从衬底100的顶表面突出，并且在第一方向x上伸长。第一有源图案122和第二有源图案124可以是衬底100的一部分(例如与衬底100成一体)，并且可以包括从衬底100生长的外延层。
第一有源图案122和第二有源图案124可以包括例如硅或锗(其是元素半导体材料)。此外，第一有源图案122和第二有源图案124可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。
场绝缘层110可以形成在衬底100上。在一些实施例中，场绝缘层110可以覆盖第一有源图案122的侧壁的一部分和第二有源图案124的侧壁的一部分。例如，如图4所示，第一有源图案122和第二有源图案124可以由场绝缘层110限定。场绝缘层110可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种，但是实施例不限于此。
第一栅电极140可以形成在第一有源图案122和第二有源图案124上。第一栅电极140可以与第一有源图案122和第二有源图案124相交。例如，第一栅电极140可以在第二方向y上伸长。
第一栅电极140可以包括第一部分142和第二部分144，第一部分142的顶表面和第二部分144的顶表面具有不同的高度。例如，如图4所示，第一部分142和第二部分144可以是彼此一体并且连续的(例如，以限定单一且无缝的结构)，以限定纵向沿着第二方向y延伸的第一栅电极140。例如，如图4中进一步所示，第一部分142和第二部分144可以具有沿着第二方向y延伸的共面的底表面，而它们的顶表面沿着第三方向z延伸到不同的高度。例如，如图4所示，第二部分144的顶表面144u的高度可以例如沿着相对于衬底100的顶表面的第三方向z高于第一部分142的顶表面142u的高度。此外，例如，第二部分144的上部可以包括侧壁144s。第二部分144的侧壁144s可以将第一部分142的顶表面142u连接到第二部分144的顶表面144u，例如，侧壁144s可以沿着第三方向z延伸，以沿着第一栅电极140的在第一方向x上的整个宽度将顶表面142u和顶表面144u彼此连接。
在一些实施例中，第一部分142和第二部分144可以沿着第二方向y布置，例如，第一部分142和第二部分144可以沿着第二方向y彼此相邻。例如，第二部分144的侧壁144s可以在第一方向x上延伸。在一些实施例中，第一部分142可以形成在第一有源图案122上，第二部分144可以形成在第二有源图案124上。
第一栅电极140可以包括导电材料。例如，第一栅电极140可以包括金属层。例如，第一栅电极140可以包括ti、ta、w、al、co和它们的组合中的至少一种。然而，实施例不限于此，第一栅电极140可以包括硅或硅锗而不是金属。
尽管第一栅电极140被示为单个膜，但是实施例不限于此。例如，第一栅电极140可以通过堆叠多种导电材料来形成。例如，第一栅电极140可以包括用于调节功函数的功函数调节膜和用于填充由功函数调节膜形成的空间的填充导电膜。功函数调节膜可以包括例如tin、tan、tic、tac、tialc和它们的组合中的至少一种。填充导电膜可以包括例如w或al。第一栅电极140可以例如通过替换工艺形成。然而，实施例不限于此。
栅极介电层130可以布置在衬底100与第一栅电极140之间。例如，栅极介电层130可以沿着第一栅电极140的侧壁和底表面延伸。然而，实施例不限于此，栅极介电层130可以仅沿着第一栅电极140的底表面延伸。此外，栅极介电层130可以布置在场绝缘层110和第一栅电极140之间。例如，栅极介电层130可以进一步沿着场绝缘层110的顶表面延伸。
栅极介电层130可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅的介电常数高的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铪，但其不限于此。
根据一些实施例的半导体器件还可以包括第一界面层125和第二界面层127。第一界面层125可以布置在第一有源图案122与栅极介电层130之间，第二界面层127可以布置在第二有源图案124与栅极介电层130之间。例如，如图4所示，第一界面层125可以沿着由场绝缘层110暴露的第一有源图案122的外表面延伸，第二界面层127可以沿着由场绝缘层110暴露的第二有源图案124的外表面延伸。
尽管在图2和图3中示出了第一界面层125和第二界面层127分别仅形成在第一有源图案122的顶表面和第二有源图案124的顶表面上，但是实施例不限于此。在一些实施例中，第一界面层125和第二界面层127还可以沿着第一栅电极140的侧壁延伸。
栅极间隔物152可以形成在衬底100和场绝缘层110上。此外，栅极间隔物152可以沿着第一栅电极140的两个侧壁延伸。因此，栅极间隔物152可以与第一有源图案122和第二有源图案124相交。例如，栅极间隔物152可以在第二方向y上伸长。栅极间隔物152可以包括例如氧化硅、氮化硅、氮氧化硅和它们的组合中的至少一种。然而，实施例不限于此。
栅极覆盖图案154可以覆盖第一栅电极140的顶表面。例如，栅极覆盖图案154可以沿着第一栅电极140的顶表面延伸。例如，栅极覆盖图案154可以在第二方向y上伸长。
在一些实施例中，栅极覆盖图案154可以形成在第一栅电极140、栅极介电层130和栅极间隔物152上。例如，如图2和图3所示，栅极覆盖图案154可以覆盖第一栅电极140的顶表面、栅极介电层130的最上表面和栅极间隔物152的顶表面。
在一些实施例中，位于第一部分142上的栅极覆盖图案154的底表面可以低于位于第二部分144上的栅极覆盖图案154的底表面。例如，如图4所示，栅极覆盖图案154的顶表面可以是基本上平坦的，并且平行于衬底100的顶表面，而栅极覆盖图案154的面向第一栅电极140的底表面可以与第一栅电极140的第一部分142的顶表面142u和第二部分144的顶表面144u互补。然而，在一些实施例中，位于第一部分142上的栅极覆盖图案154的顶表面可以与位于第二部分144上的栅极覆盖图案154的顶表面设置在相同的平面上。这里使用的术语“相同”不仅仅意味着完全相同，而且还包括由于工艺裕量等可能出现的微小差异。因此，位于第一部分142上的栅极覆盖图案154的厚度t11可以(例如，沿着第三方向z)大于位于第二部分144上的栅极覆盖图案154的厚度t12。
第一源极/漏极区162可以形成在位于第一栅电极140的侧壁上的第一有源图案122中。然而，第一源极/漏极区162可以与第一栅电极140绝缘。例如，第一源极/漏极区162可以通过栅极间隔物152与第一栅电极140间隔开。第一源极/漏极区162可以用作包括第一有源图案122和第一栅电极140的晶体管的源极/漏极。
第二源极/漏极区164可以形成在位于第一栅电极140的侧壁上的第二有源图案124中。然而，第二源极/漏极区164可以与第一栅电极140绝缘。例如，第二源极/漏极区164可以通过栅极间隔物152与第一栅电极140间隔开。第二源极/漏极区164可以用作包括第二有源图案124和第一栅电极140的晶体管的源极/漏极。
第一源极/漏极区162可以包括形成在第一有源图案122中的外延层，第二源极/漏极区164可以包括形成在第二有源图案124中的外延层。此外，第一源极/漏极区162和第二源极/漏极区164可以是升高的源极/漏极区，其包括从衬底100的顶表面向上突出的顶表面。然而，实施例不限于此，第一源极/漏极区162和第二源极/漏极区164可以是形成在衬底100中的杂质区。
在根据一些实施例的半导体器件是pmos晶体管的情况下，第一源极/漏极区162和第二源极/漏极区164可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一源极/漏极区162和第二源极/漏极区164可以包括例如b、c、in、ga、al和它们的组合中的至少一种。
另外，当根据一些实施例的半导体器件是pmos晶体管时，第一源极/漏极区162和第二源极/漏极区164可以包括压应力材料。例如，当第一有源图案122是si时，第一源极/漏极区162可以包括晶格常数大于si的晶格常数的材料，例如sige。压应力材料可以向第一有源图案122施加压应力，以改善沟道区中载流子的迁移率。
或者，当根据一些实施例的半导体器件是nmos晶体管时，第一源极/漏极区162和第二源极/漏极区164可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一源极/漏极区162和第二源极/漏极区164可以包括例如p、sb、as和它们的组合中的至少一种。
另外，当根据一些实施例的半导体器件是nmos晶体管时，第一源极/漏极区162和第二源极/漏极区164可以包括张应力材料。例如，当第一有源图案122是硅时，第一源极/漏极区162可以包括晶格常数小于si的晶格常数的材料，例如sic。张应力材料可以向第一有源图案122施加张应力，以改善沟道区中载流子的迁移率。
尽管第一源极/漏极区162和第二源极/漏极区164均被示为单个膜，但是实施例不限于此。例如，第一源极/漏极区162和第二源极/漏极区164均可以由包含不同浓度的杂质的多个膜形成。
第一层间绝缘膜172和第二层间绝缘膜174可以顺序地堆叠在衬底100上(例如，图11和图26)。尽管未详细示出，但是第一层间绝缘膜172和第二层间绝缘膜174可以覆盖场绝缘层110、第一源极/漏极区162、第二源极/漏极区164、栅极间隔物152和栅极覆盖图案154。例如，第一层间绝缘膜172可以覆盖场绝缘层110的顶表面、第一源极/漏极区162的顶表面、第二源极/漏极区164的顶表面以及栅极间隔物152的侧壁。此外，例如，第二层间绝缘膜174可以覆盖栅极覆盖图案154的顶表面和第一层间绝缘膜172的顶表面。第一层间绝缘膜172和第二层间绝缘膜174可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数低的低k材料中的至少一种。
第一源极/漏极接触182a和第二源极/漏极接触182b可以形成在第一源极/漏极区162上。例如，第一源极/漏极接触182a可以形成在位于第一栅电极140的一个侧壁上的第一源极/漏极区162上，第二源极/漏极接触182b可以形成在位于第一栅电极140的另一侧壁上的第二源极/漏极区164上。
第一源极/漏极接触182a和第二源极/漏极接触182b可以连接到第一源极/漏极区162。例如，如图2所示，可以限定并且形成穿过第一层间绝缘膜172和第二层间绝缘膜174以暴露第一源极/漏极区162的第一接触孔182t。在一些实施例中，第一接触孔182t的侧壁可以由栅极间隔物152的侧壁、栅极覆盖图案154的侧壁和第二层间绝缘膜174的侧壁限定。第一源极/漏极接触182a和第二源极/漏极接触182b可以形成为填充第一接触孔182t的一部分。因此，第一源极/漏极接触182a和第二源极/漏极接触182b可以形成为连接到第一源极/漏极区162的顶表面。
第一源极/漏极接触182a和第二源极/漏极接触182b可以包括导电材料。例如，第一源极/漏极接触182a和第二源极/漏极接触182b可以包括金属层。例如，第一源极/漏极接触182a和第二源极/漏极接触182b可以包括ti、ta、w、al、co和它们的组合中的至少一种，例如，第一源极/漏极接触182a和第二源极/漏极接触182b可以包括co。然而，实施例不限于此。
在一些实施例中，第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面可以高于第一部分142的顶表面142u，并且可以低于第二部分144的顶表面144u。例如，如图2和图5所示，第一源极/漏极接触182a的顶表面的高度可以比第一部分142的顶表面142u的高度高d11。此外，如图3和图5所示，第一源极/漏极接触182a的顶表面的高度可以比第二部分144的顶表面144u的高度低d12。因此，如图4和图5所示，第一部分142的顶表面142u与第二部分144的顶表面144u之间的高度差可以是d11 d12。
在一些实施例中，第一源极/漏极接触182a和第二源极/漏极接触182b可以将第一源极/漏极区162连接到第二源极/漏极区164。例如，如图1所示，第一源极/漏极接触182a和第二源极/漏极接触182b可以在第二方向y上延伸，以与第一有源图案122和第二有源图案124叠置。因此，如图2和图3所示，第一源极/漏极接触182a可以连接到位于第一栅电极140的一个侧壁上的第一源极/漏极区162和第二源极/漏极区164。此外，第二源极/漏极接触182b可以连接到位于第一栅电极140的另一侧壁上的第一源极/漏极区162和第二源极/漏极区164。
在一些实施例中，第一源极/漏极接触182a的侧壁和第二源极/漏极接触182b的侧壁可以由栅极间隔物152的侧壁和/或栅极覆盖图案154的侧壁限定。例如，第一源极/漏极接触182a和第二源极/漏极接触182b可以通过自对准接触(sac)工艺形成。例如，栅极间隔物152和/或栅极覆盖图案154可以包括相对于第一层间绝缘膜172和第二层间绝缘膜174具有蚀刻选择性的材料。
第一接触插塞192可以形成在第一栅电极140的第二部分144上。第一接触插塞192可以连接到第一栅电极140的第二部分144。例如，如图3所示，可以限定并且形成穿过栅极覆盖图案154和第二层间绝缘膜174以暴露第一栅电极140的第二部分144的第二接触孔192t。第一接触插塞192可以形成为填充第二接触孔192t。因此，第一接触插塞192可以形成为连接到第一栅电极140的第二部分144的顶表面144u。
在一些实施例中，第一接触插塞192的底表面可以高于第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面。例如，如图3和图4所示，第一接触插塞192的底表面的高度可以比第一源极/漏极接触182a的顶表面的高度高d12。
在一些实施例中，第一接触插塞192可以不通过自对准接触(sac)工艺形成。例如，第一接触插塞192的侧壁可以不由填充绝缘膜176的侧壁限定。例如，第一接触插塞192可以通过第二层间绝缘膜174与填充绝缘膜176间隔开。
在一些实施例中，第一接触插塞192可以形成在衬底100的第一有源区active1上。例如，第一接触插塞192可以与第二有源图案124叠置。这里使用的术语“叠置”意味着在垂直于衬底100的顶表面的方向上的叠置。
在一些实施例中，第一接触插塞192的宽度可以随着其远离衬底100的顶表面而增加。这可以归因于例如用于形成第二接触孔192t的蚀刻工艺的特性。
第二接触插塞184a可以形成在第一源极/漏极接触182a上，第三接触插塞184b可以形成在第二源极/漏极接触182b上。第二接触插塞184a可以连接到第一源极/漏极接触182a，第三接触插塞184b可以连接到第二源极/漏极接触182b。
例如，如图2所示，填充第一接触孔182t的另一部分的填充绝缘膜176可以形成在第一源极/漏极接触182a上。此外，第三接触孔184t可以限定为穿过填充绝缘膜176暴露第一源极/漏极接触182a。第二接触插塞184a可以形成为填充第三接触孔184t。因此，第二接触插塞184a可以形成为连接到第一源极/漏极接触182a的顶表面。类似地，第三接触插塞184b可以形成为连接到第二源极/漏极接触182b的顶表面。
在一些实施例中，第二接触插塞184a的底表面和第三接触插塞184b的底表面可以高于第一栅电极140的第一部分142的顶表面142u。例如，如图2和图5所示，第二接触插塞184a的底表面的高度可以比第一栅电极140的第一部分142的顶表面142u的高度高d11。
在一些实施例中，第二接触插塞184a和第三接触插塞184b可以与第一栅电极140的第一部分142相邻。例如，第二接触插塞184a和第三接触插塞184b均可以与第一栅电极140的第一部分142一起沿着第一方向x布置。
尽管在图1中示出了第二接触插塞184a、第一部分142和第三接触插塞184b沿着第一方向x顺序地布置，但是实施例不限于此。例如，第二接触插塞184a和第三接触插塞184b可以沿着与第一方向x相交的另一方向布置。
在一些实施例中，第二接触插塞184a和第三接触插塞184b可以不通过自对准接触(sac)工艺形成。例如，第二接触插塞184a的侧壁和第三接触插塞184b的侧壁可以不由栅极间隔物152的侧壁和/或栅极覆盖图案154的侧壁限定。在一些实施例中，第二接触插塞184a和第三接触插塞184b可以通过填充绝缘膜176与栅极间隔物152和/或栅极覆盖图案154间隔开。
在一些实施例中，第二接触插塞184a的宽度和第三接触插塞184b的宽度可以随着其远离衬底100的顶表面而增加。这可以归因于例如用于形成第三接触孔184t的蚀刻工艺的特性。然而，实施例不限于此。
在一些实施例中，第一接触插塞192、第二接触插塞184a和第三接触插塞184b可以以相同的标准形成。这里使用的术语“相同的标准”意味着由相同的制造工艺形成。
已经使用自对准接触(sac)工艺来形成精细的节距接触。然而，随着半导体器件变得更高度集成，当在自对准接触工艺中形成接触孔时，由于膜之间的选择性差异不足，在栅电极与源极/漏极区之间可能发生短路，这是有问题的。例如，在使用自对准接触工艺形成用于形成源极/漏极接触插塞的接触孔的过程中，在栅电极与源极/漏极接触插塞之间可能发生短路。另一方面，在使用自对准接触工艺形成用于形成栅极接触插塞的接触孔的过程中，源极/漏极接触与栅极接触插塞之间可能发生短路。
相比之下，根据示例性实施例，根据一些实施例的半导体器件可以通过使用顶表面具有高度差的第一栅电极140来防止在栅电极与源极/漏极区之间发生短路。即，形成在第一栅电极140的第二部分144上的第一接触插塞192的底表面可以形成为高于第一源极/漏极接触182a的顶表面。因此，可以通过确保第一接触插塞192与第一源极/漏极区162之间的距离来防止短路。此外，例如，形成在第一源极/漏极接触182a上的第二接触插塞184a的底表面可以形成在第一栅电极140的第一部分142的顶表面142u上。因此，可以通过确保第二接触插塞184a与第一栅电极140之间的距离来防止短路。因此，可以提供具有改善的产品可靠性和工艺裕量的半导体器件。
图6是示出根据一些实施例的半导体器件的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图6，在根据一些实施例的半导体器件中，第二接触插塞184a的至少一部分与第一栅电极140的第一部分142叠置。例如，在形成第二接触插塞184a的工艺中，相对于第二接触插塞184a可能发生未对准。在此情况下，第二接触插塞184a可以形成为比预期更靠近第一栅电极140。
然而，第二接触插塞184a可以连接到第一源极/漏极接触182a的顶表面。因此，第二接触插塞184a的底表面可以高于第一栅电极140的第一部分142的顶表面142u。例如，第二接触插塞184a的底表面的高度可以比第一栅电极140的第一部分142的顶表面142u的高度高d11。
即，即使相对于第二接触插塞184a发生未对准，根据一些实施例的半导体器件也可以确保用于将第二接触插塞184a和第一栅电极140彼此分离的特定距离(例如，d11)。因此，可以提供具有改善的产品可靠性和工艺裕量的半导体器件。
尽管在图6中示出只有第二接触插塞184a与第一部分142叠置，但这仅仅是为了简化说明，实施例不限于此。例如，第二接触插塞184a和第三接触插塞184b两者都可以与第一部分142叠置。
图7是示出根据一些实施例的半导体器件的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图7，在根据一些实施例的半导体器件中，第一接触插塞192的至少一部分与第一源极/漏极接触182a叠置。例如，在形成第一接触插塞192的工艺中，相对于第一接触插塞192可能发生未对准。在此情况下，第一接触插塞192可以形成为比预期更靠近第一源极/漏极接触182a。
然而，第一接触插塞192可以连接到第一栅电极140的第二部分144的顶表面144u。因此，第一接触插塞192的底表面可以高于第一源极/漏极接触182a的顶表面。例如，第一接触插塞192的底表面的高度可以比第一源极/漏极接触182a的顶表面的高度高d12。
也就是说，即使相对于第一接触插塞192发生未对准，根据一些实施例的半导体器件也可以确保用于将第一接触插塞192和第一源极/漏极接触182a彼此分离的特定距离(例如d12)。因此，可以提供具有改善的产品可靠性和工艺裕量的半导体器件。
图8和图9是示出根据一些实施例的半导体器件的截面图。作为参考，图8是沿着图1的线a-a截取的截面图，图9是沿着图1的线b-b截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图8和图9，在根据一些实施例的半导体器件中，栅极间隔物152进一步沿着栅极覆盖图案154的侧壁延伸。例如，栅极间隔物152可以在衬底100上限定栅极沟槽。例如，栅极沟槽的侧壁可以由栅极间隔物152的内侧壁限定。在此情况下，第一栅电极140可以填充栅极沟槽的下部，并且栅极覆盖图案154可以填充栅极沟槽的上部。
图10是示出根据一些实施例的半导体器件的截面图。作为参考，图10是沿着图1的线c-c截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图10，在根据一些实施例的半导体器件中，第一部分142的与第二部分144相邻的顶表面142u具有向上凹的形状。例如，第一部分142的与第二部分144相邻的顶表面的高度可以随着其接近第二部分144而增加。如图所示，在一些实施例中，第一部分142的顶表面的斜面可以与第二部分144的侧壁144s的斜面连续。这可以归因于例如用于形成第一栅电极140的第一部分142的凹陷工艺的特性。
图11和图12是示出根据一些实施例的半导体器件的截面图。作为参考，图11是沿着图1的线a-a截取的截面图，图12是沿着图1的线b-b截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图11和图12，在根据一些实施例的半导体器件中，第一源极/漏极接触182a和第二源极/漏极接触182b不是通过自对准接触(sac)工艺形成的。例如，第一源极/漏极接触182a的侧壁和第二源极/漏极接触182b的侧壁可以不限定在栅极间隔物152的侧壁和/或栅极覆盖图案154的侧壁上。在一些实施例中，第一源极/漏极接触182a和第二源极/漏极接触182b可以通过第一层间绝缘膜172与栅极间隔物152和/或栅极覆盖图案154隔开。
在一些实施例中，第一源极/漏极接触182a的宽度和第二源极/漏极接触182b的宽度可以随着其远离衬底100的顶表面而增加。这可以归因于用于形成第一接触孔182t的蚀刻工艺的特性，但是实施例不限于此。
图13至图15是示出根据一些实施例的半导体器件的截面图。作为参考，图13是沿着图1的线a-a截取的截面图，图14是沿着图1的线b-b截取的截面图，图15是沿着图1的线c-c截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图13至图15，在根据一些实施例的半导体器件中，第一有源图案122和第二有源图案124均包括布线图案。例如，第一有源图案122和第二有源图案124可以在第一方向x上伸长，以便与衬底100间隔开。此外，第一有源图案122和第二有源图案124可以穿过第一栅电极140。因此，如图15所示，第一栅电极140可以围绕第一有源图案122的外表面和第二有源图案124的外表面。
在一些实施例中，第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面可以高于第一部分142的顶表面142u，并且可以低于第二部分144的顶表面144u。例如，第一源极/漏极接触182a的顶表面的高度可以比第一部分142的顶表面142u的高度高d21。此外，第一源极/漏极接触182a的顶表面的高度可以比第二部分144的顶表面144u的高度低d22。因此，第一部分142的顶表面142u与第二部分144的顶表面144u之间的高度差可以是d21 d22。
尽管在图15中示出了第一有源图案122的截面和第二有源图案124的截面是圆形的，但是这仅仅是示例性的，实施例不限于此。例如，第一有源图案122的截面和第二有源图案124的截面可以是多边形(例如，矩形)。
图16至图18是示出根据一些实施例的半导体器件的截面图。作为参考，图16是沿着图1的线a-a截取的截面图，图17是沿着图1的线b-b截取的截面图，图18是沿着图1的线c-c截取的截面图。为了简化描述，将简要地给出或省略与参考图1至图5的描述重叠的描述。
参考图16至图18，在根据一些实施例的半导体器件中，第一有源图案122和第二有源图案124均包括多个沟道图案。例如，第一有源图案122可以包括彼此间隔开的第一到第三沟道图案122a、122b和122c，第二有源图案124可以包括彼此间隔开的多个第四至第六沟道图案124a、124b和124c。第一沟道图案122a和第四沟道图案124a可以从衬底100的顶表面突出，并且可以在第一方向x上伸长。
第二沟道图案122b和第三沟道图案122c可以顺序地设置在第一沟道图案122a上。第二沟道图案122b和第三沟道图案122c均可以与衬底100间隔开，并且可以在第一方向x上伸长。因此，如图18所示，第一栅电极140可以围绕第一沟道图案122a的外表面和第二沟道图案122b的外表面。
第五沟道图案124b和第六沟道图案124c可以顺序地设置在第二沟道图案122b上。第五沟道图案124b和第六沟道图案124c均可以与衬底100间隔开，并且可以在第一方向x上伸长。因此，如图18所示，第一栅电极140可以围绕第五沟道图案124b的外表面和第六沟道图案124c的外表面。
在一些实施例中，第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面可以高于第一部分142的顶表面142u，并且可以低于第二部分144的顶表面144u。例如，第一源极/漏极接触182a的顶表面的高度可以比第一部分142的顶表面142u的高度高d31。此外，第一源极/漏极接触182a的顶表面的高度可以比第二部分144的顶表面144u的高度低d32。因此，第一部分142的顶表面142u与第二部分144的顶表面144u之间的高度差可以是d31 d32。
尽管在图18中示出了第二、第三、第五和第六沟道图案122b、122c、124b和124c的每个截面是圆形的，但是这仅仅是示例性的，实施例不限于此。例如，第二、第三、第五和第六沟道图案122b、122c、124b和124c的截面可以彼此不同，并且可以是多边形(例如，矩形)或圆形。
图19是示出根据一些实施例的半导体器件的布局图。图20是沿着图19的线d-d截取的截面图，图21是沿着图19的线e-e截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图18的描述重叠的描述。
参考图19至图21，在根据一些实施例的半导体器件中，衬底100包括第一有源区active1和场区field。场区field可以限定衬底100的第一有源区active1，有源半导体器件(例如，晶体管)可以形成在第一有源区active1上。例如，有源图案(例如，图1的第一有源图案122和/或第二有源图案124)可以不形成在场区field中。
在一些实施例中，第一接触插塞192可以形成在衬底100的场区field上。例如，第一接触插塞192可以连接到与场绝缘层110叠置的第二部分144。
图22是示出根据一些实施例的半导体器件的布局图。图23是沿着图22的线f-f截取的截面图。为了简化描述，将仅简要地给出或省略与参考图1至图21的描述重叠的描述。
参考图22和图23，根据一些实施例的半导体器件还包括虚设图案126。虚设图案126可以形成在衬底100的场区field上。虚设图案126可以不构成有源半导体器件(例如，晶体管)。例如，第一源极/漏极接触182a和第二源极/漏极接触182b可以不连接到虚设图案126中的第三源极/漏极区166。
在一些实施例中，第一接触插塞192可以与虚设图案126叠置。例如，第一接触插塞192可以连接到位于虚设图案126上的第二部分144。
图24是示出根据一些实施例的半导体器件的布局图。图25是示出图24的栅电极、源极/漏极接触和接触插塞的示意性透视图。为了简化描述，将仅简要地给出或省略与参考图1至图23的描述重叠的描述。
参考图24和图25，根据一些实施例的半导体器件还包括第三有源图案123、第四有源图案128、第二栅电极145、第三源极/漏极接触182c、第四接触插塞194和第五接触插塞184c。
衬底100可以包括第一有源区active1、第二有源区active2和场区field。在一些实施例中，场区field可以布置在第一有源区active1与第二有源区active2之间。
第三有源图案123和第四有源图案128可以形成在衬底100的第二有源区active2上。第三有源图案123和第四有源图案128可以在第一方向x上伸长。
第二栅电极145可以与第三有源图案123和第四有源图案128相交。例如，第二栅电极145可以在第二方向y上伸长。在一些实施例中，第一栅电极140和第二栅电极145可以沿着第二方向y布置。
第二栅电极145可以包括第三部分147和第四部分149，第三部分147的顶表面和第四部分149的顶表面具有不同的高度。例如，如图25所示，第四部分149的顶表面的高度可以高于第三部分147的顶表面的高度。
在一些实施例中，第四接触插塞194可以形成在衬底100的第二有源区active2上。例如，第四接触插塞194可以与第三有源图案123叠置。
在一些实施例中，虚设图案126可以布置在第一栅电极140与第二栅电极145之间。然而，在一些实施例中，虚设图案126可以不与第一栅电极140和第二栅电极145相交。
在一些实施例中，第三接触插塞184b可以与虚设图案126叠置。因此，第三接触插塞184b可以不与第一接触插塞192和第四接触插塞194一起沿着第一方向x布置。
第三源极/漏极接触182c可以沿着第二栅电极145的一个侧壁延伸。在一些实施例中，第三源极/漏极接触182c可以连接到第三有源图案123的源极/漏极区和第四有源图案128的源极/漏极区。
第一源极/漏极接触182a和第三源极/漏极接触182c可以沿着第二方向y布置。然而，在一些实施例中，第一源极/漏极接触182a和第三源极/漏极接触182c可以彼此间隔开。例如，第一源极/漏极接触182a和第三源极/漏极接触182c可以在彼此间隔开，其中，虚设图案126布置在它们之间。
第五接触插塞184c可以形成在第三源极/漏极接触182c上。第五接触插塞184c可以连接到第三源极/漏极接触182c。
在一些实施例中，第二源极/漏极接触182b可以进一步沿着第二栅电极145的另一侧壁延伸。例如，第二源极/漏极接触182b可以在虚设图案126之外与第三有源图案123和第四有源图案128相交。因此，第二源极/漏极接触182b可以连接到第三有源图案123的源极/漏极区和第四有源图案128的源极/漏极区。
在一些实施例中，第二源极/漏极接触182b的顶表面和第三源极/漏极接触182c的顶表面可以高于第三部分147的顶表面，并且可以低于第四部分149的顶表面。例如，如图25所示，第二源极/漏极接触182b的顶表面的高度和第三源极/漏极接触182c的顶表面的高度可以比第三部分147的顶表面的高度高d41。此外，第二源极/漏极接触182b的顶表面的高度和第三源极/漏极接触182c的顶表面的高度可以比第四部分149的顶表面的高度低d42。因此，第三部分147的顶表面与第四部分149的顶表面之间的高度差可以是d41 d42。
在下文中，将参照图1至图4和图26至图40描述根据一些实施例的制造半导体器件的方法。
图26至图40是示出根据一些实施例的制造半导体器件的方法的中间步骤的视图。图26、图29、图32、图35和图38是示出了沿着图1的线a-a截取的中间步骤的截面图。图27、图30、图33、图36和图39是示出了沿着图1的线b-b截取的中间步骤的截面图。图28、图31、图34、图37和图40是示出了沿着图1的线c-c截取的中间步骤的截面图。为了简化描述，将简要地给出或省略与参考图1至图25的描述重叠的描述。
参照图26至图28，在衬底100上形成第一有源图案122、第二有源图案124、场绝缘层110、第一栅电极140、栅极介电层130、栅极间隔物152、第一源极/漏极区162、第二源极/漏极区164和第一层间绝缘膜172。
可以在衬底100上形成第一有源图案122和第二有源图案124。此外，第一有源图案122和第二有源图案124可以彼此间隔开，并且在第一方向x上延伸。
可以在衬底100上形成场绝缘层110。在一些实施例中，场绝缘层110可以覆盖第一有源图案122的侧壁的一部分和第二有源图案124的侧壁的一部分。
可以在第一有源图案122和第二有源图案124上形成第一栅电极140。第一栅电极140可以与第一有源图案122和第二有源图案124相交。例如，第一栅电极140可以在第二方向y上伸长。
栅极介电层130可以布置在衬底100与第一栅电极140之间。例如，栅极介电层130可以沿着第一栅电极140的侧壁和底表面延伸。
可以在衬底100和场绝缘层110上形成栅极间隔物152。此外，栅极间隔物152可以沿着第一栅电极140的两个侧壁延伸。
可以在衬底100上形成第一层间绝缘膜172。此外，第一层间绝缘膜172可以形成在栅极间隔物152的侧壁上。例如，第一层间绝缘膜172可以覆盖场绝缘层110的顶表面、第一源极/漏极区162的顶表面、第二源极/漏极区164的顶表面和栅极间隔物152的侧壁。
在一些实施例中，可以在第一层间绝缘膜172中形成凹陷154t。凹陷154t的底表面可以由第一栅电极140的顶表面限定。凹陷154t可以例如通过第一栅电极140的凹陷工艺形成。然而，在一些实施例中，可以省略凹陷154t的形成。
参照图29至图31，去除第一栅电极140的上部的一部分。
例如，可以在第一栅电极140上形成与第二有源图案124叠置并且不与第一有源图案122叠置的掩模图案mk。然后，可以执行使用掩模图案mk作为蚀刻掩模的凹陷工艺。凹陷工艺可以去除第一栅电极140的上部的一部分。
因此，第一栅电极140可以形成为包括具有不同高度的第一部分142和第二部分144。例如，第二部分144的顶表面的高度可以比第一部分142的顶表面的高度高d13。
参照图32至图34，在第一栅电极140上形成栅极覆盖图案154和第二层间绝缘膜174。栅极覆盖图案154可以形成为填充凹陷154t。第二层间绝缘膜174可以形成为覆盖栅极覆盖图案154和第一层间绝缘膜172。
在一些实施例中，栅极覆盖图案154的顶表面可以与第一层间绝缘膜172的顶表面设置在相同的平面上。因此，位于第一部分142上的栅极覆盖图案154的厚度t11可以大于位于第二部分144上的栅极覆盖图案154的厚度t12。这可以归因于例如栅极覆盖图案154的平坦化工艺，但是实施例不限于此。
参照图35至图37，形成第一源极/漏极接触182a和第二源极/漏极接触182b以连接到第一源极/漏极区162。
例如，可以形成穿过第一层间绝缘膜172以暴露第一源极/漏极区162的第一接触孔182t。然后，可以形成第一源极/漏极接触182a和第二源极/漏极接触182b以填充第一接触孔182t。
在一些实施例中，第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面可以高于第一部分142的顶表面，并且可以低于第二部分144的顶表面。例如，可以形成导电膜来填充第一接触孔182t。然后，可以对导电膜执行凹陷工艺。可以执行凹陷工艺，直到导电膜的顶表面高于第一部分142的顶表面并且低于第二部分144的顶表面。
参照图38至图40，形成第二接触孔192t和第三接触孔184t。
第二接触孔192t可以暴露第一栅电极140的第二部分144。例如，第二接触孔192t可以顺序地穿过第二层间绝缘膜174和栅极覆盖图案154，以暴露第二部分144的顶表面。
第三接触孔184t可以暴露第一源极/漏极接触182a和第二源极/漏极接触182b。例如，可以在第一源极/漏极接触182a和第二源极/漏极接触182b上形成填充第一接触孔182t的剩余区域的填充绝缘膜176。然后，可以形成穿过填充绝缘膜176以暴露第一源极/漏极接触182a的顶表面和第二源极/漏极接触182b的顶表面的第三接触孔184t。在一些实施例中，第二接触孔192t和第三接触孔184t可以以相同的标准形成。
接下来，参照图2至图4，形成第一接触插塞192、第二接触插塞184a和第三接触插塞184b。第一接触插塞192可以填充第二接触孔192t。因此，可以形成连接到第一栅电极140的第二部分144的第一接触插塞192。
第二接触插塞184a和第三接触插塞184b可以填充第三接触孔184t。因此，可以形成连接到第一源极/漏极接触182a的第二接触插塞184a和连接到第二源极/漏极接触182b的第三接触插塞184b。
通过总结和回顾，本公开的方面提供了一种具有改善的产品可靠性和工艺裕量的半导体器件。本公开的方面还提供了一种用于制造具有改善的产品可靠性和工艺裕量的半导体器件的方法。
这里已经公开了示例实施例，尽管采用了特定术语，但是它们仅以一般的和描述性的意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将显而易见的，结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用，除非另有具体指示。因此，本领域技术人员将理解，在不脱离如所附权利要求所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
1.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；
栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；
第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；
源极/漏极区，所述源极/漏极区位于在所述栅电极的侧壁上的所述有源图案中；以及
源极/漏极接触，所述源极/漏极接触位于所述源极/漏极区上，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述源极/漏极接触上的第二接触插塞，所述第二接触插塞连接到所述源极/漏极接触的所述顶表面。
3.根据权利要求2所述的半导体器件，其中，所述第二接触插塞的底表面的高度高于所述栅电极的所述第一部分的所述顶表面的高度。
4.根据权利要求1所述的半导体器件，其中，所述第一接触插塞的底表面的高度高于所述源极/漏极接触的所述顶表面的高度。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括在所述栅电极上沿着所述第二方向延伸的栅极覆盖图案，所述第一接触插塞通过所述栅极覆盖图案连接到所述栅电极的所述第二部分的所述顶表面。
6.根据权利要求5所述的半导体器件，其中，所述栅极覆盖图案的位于所述栅电极的所述第一部分上的第一部分的厚度大于所述栅极覆盖图案的位于所述栅电极的所述第二部分上的第二部分的厚度。
7.根据权利要求1所述的半导体器件，其中，所述源极/漏极接触在所述第二方向上延伸。
8.根据权利要求1所述的半导体器件，其中，所述有源图案包括从所述衬底的顶表面突出且在所述第一方向上延伸的鳍形图案。
9.根据权利要求1所述的半导体器件，其中，所述有源图案包括与所述衬底间隔开且在所述第一方向上延伸的布线图案。
10.根据权利要求1所述的半导体器件，其中，所述有源图案包括彼此间隔开且在所述第一方向上延伸的第一沟道图案和第二沟道图案。
11.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；
栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸；
第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极；
源极/漏极区，所述源极/漏极区位于在所述栅电极的侧壁上的所述有源图案中；以及
第二接触插塞，所述第二接触插塞位于所述源极/漏极区上，所述第二接触插塞连接到所述源极/漏极区，
其中，所述栅电极包括与所述第二接触插塞一起沿着所述第一方向布置的第一部分和与所述第一部分一起沿着所述第二方向布置且直接连接到所述第一接触插塞的第二部分，并且
其中，所述栅电极的所述第二部分的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度。
12.根据权利要求11所述的半导体器件，其中，所述第一接触插塞的底表面的高度高于所述第二接触插塞的底表面的高度。
13.根据权利要求11所述的半导体器件，所述半导体器件还包括位于所述源极/漏极区与所述第二接触插塞之间的源极/漏极接触，
其中，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的所述顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。
14.根据权利要求11所述的半导体器件，所述半导体器件还包括沿着所述栅电极的侧壁延伸的栅极间隔物，
其中，所述第二接触插塞的侧壁与所述栅极间隔物的侧壁间隔开。
15.根据权利要求11所述的半导体器件，所述半导体器件还包括覆盖所述栅电极的顶表面的栅极覆盖图案，
其中，所述第二接触插塞的侧壁与所述栅极覆盖图案的侧壁间隔开。
16.一种半导体器件，所述半导体器件包括：
第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在第一方向上延伸；
第一栅电极，所述第一栅电极位于所述第一有源图案上，所述第一栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；
第一接触插塞，所述第一接触插塞连接到所述第一栅电极的所述第二部分的顶表面；
第一源极/漏极区，所述第一源极/漏极区位于在所述第一栅电极的第一侧壁上的所述第一有源图案中；
第一源极/漏极接触，所述第一源极/漏极接触位于所述第一栅电极的所述第一侧壁上和所述第一源极/漏极区的顶表面上；以及
第二接触插塞，所述第二接触插塞连接到所述第一源极/漏极接触的顶表面，
其中，所述第一接触插塞的底表面的高度高于所述第一源极/漏极接触的顶表面的高度，并且
其中，所述第二接触插塞的底表面的高度低于所述第一栅电极的所述第一部分的顶表面的高度。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括：
第二有源图案，所述第二有源图案位于所述衬底上，所述第二有源图案与所述第一有源图案一起沿着所述第二方向布置，并且在所述第一方向上延伸；以及
第二源极/漏极区，所述第二源极/漏极区位于在所述第一栅电极的所述第一侧壁上的所述第二有源图案中，
其中，所述第一源极/漏极接触在所述第二方向上延伸，以将所述第一源极/漏极区连接到所述第二源极/漏极区。
18.根据权利要求17所述的半导体器件，其中，所述第一接触插塞的至少一部分与所述第二有源图案叠置。
19.根据权利要求16所述的半导体器件，所述半导体器件还包括：
虚设图案，所述虚设图案位于所述衬底上，所述虚设图案与所述第一有源图案一起沿着所述第二方向布置，并且在所述第一方向上延伸；以及
第二有源图案，所述第二有源图案位于所述衬底上，所述第二有源图案与所述第一有源图案间隔开并且在所述第一方向上延伸，所述虚设图案布置在所述第二有源图案与所述第一有源图案之间，
其中，所述第一接触插塞不与所述虚设图案叠置。
20.根据权利要求19所述的半导体器件，所述半导体器件还包括：
第二栅电极，所述第二栅电极位于所述第二有源图案上，所述第二栅电极与所述第一栅电极间隔开并且在所述第二方向上延伸，所述虚设图案布置在所述第二栅电极与所述第一栅电极之间；以及
第二源极/漏极接触，所述第二源极/漏极接触位于所述第二栅电极的第一侧壁上，所述第二源极/漏极接触与所述第一源极/漏极接触间隔开，所述虚设图案布置在所述第二源极/漏极接触与所述第一源极/漏极接触之间。
技术总结