本揭示是关于一种半导体元件及其制造方法。
背景技术：
随着半导体元件的尺寸减小，自对准触点(self-alignedcontact，sac)已经广泛地用于制造例如在场效晶体管(fieldeffecttransistor，fet)中更靠近栅极结构布置的源极/漏极触点。这些源极/漏极触点通常需要具有较低的电阻率。
技术实现要素：
根据本揭示的一个态样，在制造半导体元件的方法中，第一源极/漏极结构在基板上方形成，一或多个第一绝缘层在第一源极/漏极结构上方形成，第一开口在一或多个第一绝缘层中形成，第一开口用第一导电材料填充以形成与第一源极/漏极结构接触的第一下部触点，一或多个第二绝缘层在第一下部触点上方形成，第二开口在一或多个第二绝缘层中形成以至少部分暴露第一下部触点，第一衬垫层在第二开口的内侧面的至少一部分上形成，并且第二开口用第二导电材料填充以形成与第一下部触点接触的第一上部触点，在第一上部触点与第一下部触点之间不插入第一衬垫层。
根据本揭示的另一态样，在制造半导体元件的方法中，形成嵌入一或多个第一绝缘层中的下部触点，一或多个第二绝缘层在下部触点上方形成，开口在一或多个第二绝缘层中形成以至少部分暴露下部触点，衬垫层在一或多个第二绝缘层的最顶层的上表面、第二开口的内侧面上以及在暴露的下部触点上形成，移除在一或多个第二绝缘层的最顶层的上表面上及在暴露的下部触点上形成的衬垫层，并且部分移除在第二开口的内侧面上形成的衬垫层，使得衬垫层保留在第二开口的上部上，并且第二开口用导电材料填充以形成与下部触点接触的上部触点。
根据本揭示的一个态样，一种半导体元件包括栅电极、源极/漏极结构、接触栅电极或源极/漏极结构的任一者的下部触点、在层间介电层中形成的开口中设置并且与下部触点直接接触的上部触点、以及在上部触点与层间介电层之间设置的衬垫层。衬垫层在开口的上部上设置，并且上部触点在开口的下部处与层间介电层接触。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示。应注意，根据工业中的标准实务，各个特征并非按比例绘制，并且仅出于说明目的使用。事实上，出于论述清晰的目的，可任意增大或减小各个特征的尺寸。
图1a、图1b、图1c及图1d图示了根据本揭示的一实施例的半导体元件的各个视图；
图2a、图2b、图2c及图2d图示了根据本揭示的一实施例的半导体元件的各个视图；
图3a、图3b、图3c及图3d图示了根据本揭示的一实施例的半导体元件的各个视图；
图4a、图4b、图4c及图4d图示了根据本揭示的一实施例的半导体元件的各个视图；
图5a、图5b、图5c及图5d图示了根据本揭示的一实施例的半导体元件的各个视图；
图6a图示了展示根据本揭示的一个实施例的半导体元件的连续制造制程的各个阶段之一的平面图(从上方观察)；
图6b图示了沿着图6a的线x1-x1的横截面图。图6c及图6d为栅极结构的放大视图；
图6e图示了展示根据本揭示的一个实施例的半导体元件的连续制造制程的各个阶段之一的透视图；
图7a、图7b、图7c、图7d及图7e图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图8a、图8b、图8c及图8d图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；图8e、图8f、图8g及图8h图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图9a、图9b、图9c、图9d及图9e图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图10a、图10b、图10c及图10d图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图11a、11b图、图11c及图11d图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图12a、图12b、图12c及图12d图示了根据本揭示的一实施例的半导体元件的各个视图；
图13a、图13b、图13c及图13d图示了根据本揭示的一实施例的半导体元件的各个视图；
图14a、图14b及图14c图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图15a、图15b及图15c图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图16a、图16b、图16c及图16d图示了根据本揭示的一实施例的半导体元件的各个视图；
图17a、图17b、图17c及图17d图示了根据本揭示的一实施例的半导体元件的各个视图；
图18a、图18b及图18c图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图；
图19a、图19b及图19c图示了根据本揭示的一实施例的半导体元件的连续制造制程的各个阶段的横截面图。
【符号说明】
5...鳍结构
10...栅极结构/金属栅极结构
12...栅极介电层
14...功函数调节层
16...金属材料层
20...覆盖绝缘层
30...侧壁间隔件
40...层间介电层
45...第一层间介电层
50...源极/漏极区域
60...第一蚀刻终止层
65...第二层间介电层
67...接触孔
68...第一接触衬垫层
69...第一接触衬垫层
70...下部触点/源极/漏极触点
71...下部触点/栅极触点
75...第二蚀刻终止层
80...第三层间介电层
80’...第三层间介电层
82...接触孔
90...第二接触衬垫层
91...第二接触衬垫层
92、93、98...第二接触衬垫层
96…材料通量
95、99...第三接触衬垫层
100...上部触点
100’...初始触点
102...上部触点
104...上部触点/栅极触点
106...上部触点
110...离子布植操作
112...金属层
300...基板
310...鳍结构
315...通道区域
320...隔离绝缘层
330...金属栅极结构
340...覆盖绝缘层
350...侧壁间隔件
360...源极/漏极区域
370...层间介电层
具体实施方式
应理解，以下揭示提供了众多不同的实施例或实例，以用于实施本揭示的不同特征。下文描述部件及布置的特定实施例或实例以简化本揭示内容。当然，此等仅为实例且并不意欲为限制性。例如，元件的尺寸不限于所揭示的范围或值，而是可取决于制程条件及/或元件的期望性质。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括第一特征及第二特征以直接接触形成的实施例，且亦可包括插入第一特征及第二特征而形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。各种特征可出于简便性及清晰目的而以不同比例任意绘制。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关为。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。此外，术语“由……制成(madeof)”可意谓“包含(comprising)”或“由……组成(consistingof)”。在本揭示内容中，用语“a、b及c的一者”意谓“a、b及/或c”(a、b、c，a及b，a及c，b及c，或a、b及c)，并且不意谓来自a的一个元素、来自b的一个元素及来自c的一个元素，除非另外描述。关于一个实施例说明的材料、构造、尺寸、制程及/或操作可以在其它实施例中采用，并且可省略其详细说明。
图1a、图1b、图1c及图1d图示了根据本揭示的一实施例的半导体元件的各个视图。图1a为平面图，图1b为横截面图(y切面)，图1c为横截面图(x切面1)并且图1d为横截面图(x切面2)。在一些实施例中，图1a至图1d所示的半导体元件为鳍式场效晶体管(fieldeffecttransistor，finfet)。
在图1a中，在y方向上延伸的三个栅极结构10在x方向上延伸的一个鳍结构5上方设置。在栅极结构10之间的部分为源极/漏极区域50，并且源极/漏极触点70在源极/漏极区域50上方设置。在一些实施例中，源极/漏极区域50包括一或多个磊晶形成的半导体层(磊晶层)。在一些实施例中，源极/漏极触点70为在y方向上延伸超出源极/漏极区域50的接触条(contactbar)。因此，源极/漏极磊晶层(源极/漏极区域)50的宽度小于源极/漏极触点70在y方向上的宽度。如图1a及图1b所示，在一些实施例中，在y方向上源极/漏极触点70的宽度大于上部触点100的宽度。在一些实施例中，一或多个栅极触点71在栅极结构10的一或多个栅电极上方设置。另外，在一些实施例中，上部触点100及102分别设置在源极/漏极触点70及栅极触点71上方。
如图1b至图1d所示，源极/漏极区域50在鳍结构5中形成的凹槽中形成。栅极结构10包括在鳍结构5上方形成的栅极介电层、栅电极及侧壁间隔件30。栅极结构10嵌入第一层间介电(interlayerdielectric，ild)层45中。第一层间介电层45包括一或多个介电层。在一些实施例中，第一蚀刻终止层60在第一层间介电层45上方设置，并且第二层间介电层65在第一蚀刻终止层60上方形成。另外，第二蚀刻终止层75在第二层间介电层65上方设置，并且第三层间介电层80在第二蚀刻终止层75上方形成。
第一至第三层间介电层45、65、80包括一或多层绝缘材料，例如，基于氧化硅的材料，诸如二氧化硅(sio2)、sioc及siocn。在一些实施例中，低介电常数材料或有机材料用于层间介电层。第一及第二蚀刻终止层60、75由与层间介电层45、65、80不同的材料制成并且包括一或多层绝缘材料，例如，基于氮化硅的材料，诸如氮化硅及sion。
在一些实施例中，第三层间介电层80包括掺杂有ge及/或sn的二氧化硅以将压缩应力引入第三层间介电层80。压缩应力有助于将上部触点100牢固地密封在第三层间介电层80中。可以通过离子布植及/或原位掺杂将ge及/或sn引入第三层间介电层80中。在一些实施例中，ge及/或sn的浓度为在从约1原子％至20原子％的范围中，并且在其他实施例中为在从约5原子％至约10原子％的范围中。
源极/漏极触点70在接触孔中形成，此接触孔穿过第一层间介电层45及第二层间介电层65以及第一蚀刻终止层60及第二蚀刻终止层75。在一些实施例中，第一接触衬垫层68在接触孔的内表面上形成。在一些实施例中，第一接触衬垫层68包括一或多种导电材料层，诸如ti、tin、ta及tan。在某些实施例中，tin层用作第一接触衬垫层68。
源极/漏极触点70及栅极触点71包括一或多个导电材料层，诸如w、co、ni、mo及其合金。在某些实施例中，源极/漏极触点70及栅极触点71为由co制成。
上部触点100、102在接触孔中形成，此接触孔穿过第三层间介电层80及第二蚀刻终止层75。上部触点100、102包括一或多个导电材料层，诸如w、co、ni、mo、cu、al及其合金。在某些实施例中，上部触点100、102为由w制成。
在图1a至图1d所示的实施例中，第二接触衬垫层90、92仅在第三层间介电层80中形成的接触孔的内侧表面上形成。在下部触点(源极/漏极触点及栅极触点)70/71与上部触点100、102之间没有接触衬垫层。换言之，上部触点100、102与下部触点70、71直接接触。在一些实施例中，第二接触衬垫层90、92包括一或多个导电材料层，诸如ti、tin、ta及tan。在某些实施例中，第二接触衬垫层90、92为由tin制成。在一些实施例中，第二接触衬垫层90、92的厚度为在从约0.1nm至约0.5nm的范围中。第二接触衬垫层90、92有助于将上部触点100、102牢固地密封在第三层间介电层80中。由于上部触点100、102与下部触点70、71直接接触，因此可减小在下部触点70、71与上部触点100、102之间的接触电阻。
在一些实施例中，上部触点100、102的高度(厚度)为在从约25nm至约50nm的范围中。
图2a、图2b、图2c及图2d图示了根据本揭示的一实施例的半导体元件的各个视图。图2a为平面图，图2b为横截面图(y切面)，图2c为横截面图(x切面1)，并且图2d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。在一些实施例中，图2a至图2d所示的半导体元件为鳍式场效晶体管。
在图2a及图2d所示的实施例中，第二接触衬垫层91在第三层间介电层80中形成的接触孔的内侧表面上部分地形成。在一些实施例中，第二接触衬垫层91仅在接触孔的内侧表面的上部形成，使得第二接触衬垫层91的底部位在接触孔距顶部约5％至小于约100％处，并且在其他实施例中位在接触孔距顶部约10％至90％处。换言之，在一些实施例中，第二接触衬垫层91的上部的高度d2为从开口顶部量测的第三层间介电层80中的接触孔的深度d1的约5％至小于约100％，并且在其他实施例中高度d2为深度d1的约10％至约90％。在某些实施例中，高度d2为深度d1的约30％至约70％。在一些实施例中，深度d1为在从约5nm至约49.5nm的范围中。
类似地，第二接触衬垫层93在第三层间介电层80中形成的接触孔的内侧表面上部分地形成。在一些实施例中，第二接触衬垫层93仅在触孔的内侧表面的上部上形成，使得第二接触衬垫层93的底部位在接触孔距顶部约5％至小于约100％处，并且在其他实施例中为位在接触孔距顶部约10％至90％处。
利用此结构，可能进一步减小在下部触点与上部触点之间的接触电阻。
图3a、图3b、图3c及图3d图示了根据本揭示的一实施例的半导体元件的各个视图。图3a为平面图，图3b为横截面图(y切面)，图3c为横截面图(x切面1)，并且图3d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。在一些实施例中，图3a至图3d所示的半导体元件为鳍式场效晶体管。
源极/漏极触点的结构与图1a至图1c所示者相同。在此实施例中，如图3d所示，栅极触点104在第二层间介电层65及第三层间介电层80中形成的接触孔中形成。在一些实施例中，栅极触点104包括一或多个导电材料层，诸如w、co、ni、mo、cu、al及其合金。在某些实施例中，栅极触点104为由w制成。
在一些实施例中，第三接触衬垫层95在接触孔中形成。如图3d所示，在一些实施例中，第三接触衬垫层95在栅极触点104与栅极结构10的栅电极之间设置。利用此结构，可能增强栅极触点104中的w的黏附性。在其他实施例中，在栅极触点104与栅极结构10的栅电极之间不设置第三接触衬垫层95。在某些实施例中，第三接触衬垫层95为与图2d所示的第二接触衬垫层93类似的部分衬垫层。
图4a、图4b、图4c及图4d图示了根据本揭示的一实施例的半导体元件的各个视图。图4a为平面图，图4b为横截面图(y切面)，图4c为横截面图(x切面1)，并且图4d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。在一些实施例中，图4a至图4d所示的半导体元件为鳍式场效晶体管。
源极/漏极触点的结构与图2a至图2c所示者相同，并且栅极触点104的结构与图3d所示者相同。
图5a、图5b、图5c及图5d图示了根据本揭示的一实施例的半导体元件的各个视图。图5a为平面图，图5b为横截面图(y切面)，图5c为横截面图(x切面1)，并且图5d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。在一些实施例中，图5a至图5d所示的半导体元件为鳍式场效晶体管。
源极/漏极触点的结构与图1a至图1c所示者相同。在一些实施例中，如图5d所示，第二接触衬垫层98在上部触点106与栅极触点71之间设置。利用此结构，可能增强上部触点106中的w的黏附性。在一些实施例中，源极/漏极触点的结构与图2a至图2c所示者相同。
图6a及图6b图示了根据本揭示的一个实施例的半导体元件的连续制造制程的阶段之一。图6a图示了平面(俯视)图并且图6b图示了沿着图6a的线x1-x1的横截面图。
图6a及图6b图示了在形成金属栅极结构10之后的半导体元件的结构。在图6a及图6b中，金属栅极结构10在鳍结构5的通道区域(例如，鳍结构的一部分)上方形成，并且覆盖绝缘层20在金属栅极结构10上方设置。在一些实施例中，金属栅极结构10的厚度为在从15nm至50nm的范围中。在一些实施例中，覆盖绝缘层20的厚度为在从约10nm至约30nm的范围中，并且在其他实施例中为在从约15nm至约20nm的范围中。侧壁间隔件30在金属栅极结构10的侧壁及覆盖绝缘层20上提供。在一些实施例中，在侧壁间隔件30的底部处的膜厚度为在从约3nm至约15nm的范围中，且在其他实施例中为在从约4nm至约8nm的范围中。金属栅极结构10、覆盖绝缘层20及侧壁间隔件30的组合可共同称为栅极结构。另外，源极/漏极区域50邻近栅极结构形成，并且在栅极结构之间的空间用层间介电层40填充。
图6c为栅极结构的放大视图。金属栅极结构10包括一或多个金属材料层16，诸如al、cu、w、ti、ta、tin、tial、tialc、tialn、tan、nisi、cosi、其他导电材料。在鳍结构5的通道区域与金属栅极之间设置的栅极介电层12包括一或多层金属氧化物，诸如高介电常数金属氧化物。用于高介电常数介电质的金属氧化物的实例包括下列的氧化物：li、be、mg、ca、sr、sc、y、zr、hf、al、la、ce、pr、nd、sm、eu、gd、tb、dy、ho、er、tm、yb、lu、及/或其混合物。
在一些实施例中，一或多个功函数调节层14插入栅极介电层12与金属材料层16之间。功函数调节层14由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层，或者两种或多种此等材料的多层。对于n通道fet而言，tan、taalc、tin、tic、co、tial、hfti、tisi及tasi的一或多个用作功函数调节层，并且对于p通道fet而言，tialc、al、tial、tan、taalc、tin、tic及co的一或多个用作功函数调节层。
覆盖绝缘层20包括一或多层绝缘材料，诸如基于氮化硅的材料，包括sin、sicn及siocn。侧壁间隔件30为由与覆盖绝缘层20不同的材料制成，并且包括一或多层绝缘材料，诸如基于氮化硅的材料，包括sin、sion、sicn及siocn。层间介电层40包括一或多层绝缘材料，诸如基于氧化硅的材料，诸如二氧化硅(sio2)及sion。
在一些实施例中，如图6d所示，不形成栅极覆盖绝缘层。
侧壁间隔件30的材料、覆盖绝缘层20的材料、及层间介电层40的材料彼此不同，使得可以选择性蚀刻此些层的每一者。在一个实施例中，侧壁间隔件30为由siocn、sicn或sion制成，覆盖绝缘层20为由sin制成，并且层间介电层40为由sio2制成。
在此实施例中，采用通过栅极替换制程制造的鳍式场效晶体管。
图6e图示了鳍式场效晶体管结构的示例性透视图。
首先，鳍结构310在基板300上方制造。鳍结构310包括底部区域及上部区域作为通道区域315。例如，基板300为具有在从约1×1015cm-3至约1×1018cm-3的范围中的杂质浓度的p型硅基板。在其他实施例中，基板300为具有在从约1×1015cm-3至约1×1018cm-3的范围中的杂质浓度的n型硅基板。或者，基板300可包含：另一元素半导体，诸如锗；化合物半导体，包括第iv族-第iv族化合物半导体，诸如sic及sige，第iii族-第v族化合物半导体，诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp及/或gainasp；或其组合。在一个实施例中，基板300为soi(绝缘体上硅)基板的硅层。
在形成鳍结构310之后，隔离绝缘层320在鳍结构310上方形成。隔离绝缘层320包括通过低压化学气相沉积(lpcvd)、电浆cvd或可流动cvd形成的一或多层绝缘材料，诸如氧化硅、氮氧化硅或氮化硅。隔离绝缘层320可通过一或多层旋涂玻璃(spin-on-glass，sog)、sio、sion、siocn及/或氟掺杂的硅酸盐玻璃(fluorine-dopedsilicateglass，fsg)形成。
在鳍结构310上方形成隔离绝缘层320之后，执行平坦化操作，以便移除隔离绝缘层320的部分。平坦化操作可包括化学机械抛光(cmp)及/或回蚀制程。随后，进一步移除(凹陷)隔离绝缘层320，使得暴露出鳍结构310的上部区域。
虚拟栅极结构在暴露的鳍结构上方形成。虚拟栅极结构包括由聚硅制成的虚拟栅电极层及虚拟栅极介电层。包括一或多层绝缘材料的侧壁间隔件350亦在虚拟栅电极层的侧壁上形成。在形成虚拟栅极结构之后，未由虚拟栅极结构覆盖的鳍结构310在隔离绝缘层320的上表面下方凹陷。随后，源极/漏极区域360通过使用磊晶生长方法在凹陷的鳍结构上方形成。源极/漏极区域可包括应变材料以将应力施加到通道区域315。
随后，层间介电层370在虚拟栅极结构及源极/漏极区域上方形成。在平坦化操作之后，移除虚拟栅极结构以便构成栅极空间。随后，在栅极空间中，形成包括金属栅电极及栅极介电层(诸如高介电常数介电层)的金属栅极结构330。另外，覆盖绝缘层340在金属栅极结构330上方形成，以便获得图6e所示的鳍式场效晶体管结构。在图6e中，切割掉金属栅极结构330、覆盖绝缘层340、侧壁间隔件350及层间介电层370的部分以图示下层结构。
图6e的金属栅极结构330、覆盖绝缘层340、侧壁间隔件350、源极/漏极360及层间介电层370实质上分别对应于图6a至图6d的金属栅极结构10、覆盖绝缘层20、侧壁间隔件30、源极/漏极区域50及层间介电层40。在一些实施例中，一或多个层间介电层额外在层间介电层40上方形成，由此形成第一层间介电层45。
图7a至图7e以及图8a至图8d图示了根据本揭示的一个实施例的对应于图1a至图1c所示的结构的半导体元件的连续制造制程的阶段。在图7a至图8d中，图示了四个鳍结构5，但鳍结构5的数量不限于四个，并且可以为一个、二个、三个或五个或更多。
如图7a所示，在形成金属栅极结构之后，第一蚀刻终止层60在第一层间介电层45(或40)上方形成，并且第二层间介电层65在第一蚀刻终止层60上方形成。蚀刻终止层及层间介电层通过适宜的膜形成方法来形成，诸如化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald)。
如图7b所示，通过使用一或多个微影蚀刻操作，针对下部触点70的接触孔67在第一及第二层间介电层45、65中形成。
随后，第一接触衬垫层68在接触孔67中并且在第二层间介电层65的上表面上共形地形成，并且导电材料在第一接触衬垫层68上方形成。接触衬垫层68及导电材料层通过适宜膜形成方法形成，诸如cvd、pvd、ald或电镀。随后，如图7c所示，执行平坦化操作，诸如回蚀操作或化学机械抛光(cmp)操作，以形成源极/漏极触点70。
随后，如图7d所示，形成第二蚀刻终止层75及第三层间介电层80。在一些实施例中，第三层间介电层80掺杂有ge及/或sn，ge及/或sn在沉积制程中通过原位掺杂形成。在其他实施例中，在形成第三层间介电层80之后，执行离子布植操作以将ge及/或sn引入第三层间介电层80中。在其他实施例中，在制造操作的稍后阶段执行布植操作。
如图7e所示，通过使用一或多个微影及蚀刻操作，针对上部触点的接触孔82在第三层间介电层80及第二蚀刻终止层75中形成。
随后，如图8a所示，第二接触衬垫层90在接触孔82中共形地形成。第二接触衬垫层90通过适宜膜形成方法形成，诸如cvd、pvd、ald或电镀。
如图8b所示，执行回蚀操作或其他各向异性蚀刻操作以移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层90。因此，在接触孔82中暴露出下部触点(源极/漏极触点)70的一部分。
随后，如图8c所示，一或多个导电材料层在接触孔82及第三层间介电层80中形成。导电层通过适宜膜形成方法形成，诸如cvd、pvd、ald或电镀。在一些实施例中，在从约200℃至约400℃的范围中的温度下形成导电材料。
随后，执行平坦化操作，诸如回蚀操作或cmp操作，以形成上部触点100，如图8d所示。在一些实施例中，在形成上部触点100之后，执行离子布植操作以将ge及/或sn引入第三层间介电层80中。在此种情况下，上部触点100含有ge及/或sn。
图8e、图8f、图8g及图8h图示了根据本揭示的另一实施例的半导体元件的连续制造制程的各个阶段的横截面图。
在一些实施例中，如图8e所示，在如图8b所示形成接触孔82之后，初始触点100’在接触孔82中通过选择性沉积操作(诸如选择性cvd及选择性ald)形成。在一些实施例中，初始触点100’为由钨制成。如图8f所示，在形成初始触点100’之后，执行离子布植操作110以将ge及/或an引入第三层间介电层80中以形成含有ge/sn的第三层间介电层80’。在一些实施例中，亦将一些离子引入初始触点100’。
随后，如图8g所示，第三接触衬垫层99在含有ge/sn的第三层间介电层80’及初始触点100’上方形成，并且金属层112在第三接触衬垫层99上方形成。在一些实施例中，第三接触衬垫层99为由tin、ti、ta及/或tan制成，并且金属层112为由w、co、ni、mo、cu及/或al制成。在一些实施例中，金属层112为由w制成。在化学机械抛光操作之后，获得图8h所示的结构。
图9a至图9e图示了根据本揭示的一个实施例的对应于图2a至图2c所示的结构的半导体元件的连续制造制程的阶段。
如图9a所示，在如图7e所示形成接触孔82之后，第二接触衬垫层91在接触孔82中并且在第三层间介电层80上形成。在一些实施例中，第二接触衬垫层91以不共形方式形成，使得在接触孔82的内部侧壁上的第二接触衬垫层91的厚度从接触孔82的顶部向下渐渐减少。在一些实施例中，第二接触衬垫层91在接触孔82的顶部拐角处具有悬垂形状。
随后，如图9b所示，执行回蚀操作或其他各向异性蚀刻操作以移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层91。因此，在接触孔82中暴露出下部触点(源极/漏极触点)70的一部分。如图9b所示，第二接触衬垫层91仅保留在接触孔82的上部及第三层间介电层80上，并且第二蚀刻终止层75在接触孔82中暴露出。
随后，如图9c所示，一或多个导电材料层在接触孔82及第三层间介电层80中形成。随后，如图9d所示，执行平坦化操作，诸如回蚀操作或cmp操作，以形成上部触点100。如图9d所示，上部触点100在接触孔的下部处与第三层间介电层80及第二蚀刻终止层75接触。
在一些实施例中，如图9e所示，当形成第二接触衬垫层91时，基板关于溅射的材料通量96倾斜，并且第二接触衬垫层91具有从接触孔82的顶部减小的厚度。在一些实施例中，在接触孔82的底部处实质上不形成衬垫层。随后，在第二接触衬垫层91上进行或不进行各向异性蚀刻的情况下，形成针对上部触点100的导电层。
在一些实施例中，在形成图9b所示的结构之后执行与图8e、图8f、图8g及图8h类似的操作。
应理解，图8d、图8h及图9d所示的装置经历进一步的互补式金氧半导体(complementarymetal-oxide-semiconductor，cmos)制程以形成各种特征，诸如互连金属层、介电层、钝化层等等。
图10a至图10d图示了根据本揭示的一个实施例的对应于图1d所示的结构的半导体元件的连续制造制程的阶段。
如图10a所示，在形成金属栅极结构之后，第一蚀刻终止层60在第一层间介电层45(或40)上方形成，并且第二层间介电层65在第一蚀刻终止层60上方形成。第一蚀刻终止层60及第二层间介电层65通过适宜膜形成方法形成，诸如cvd、物理气相沉积(pvd)或原子层沉积(ald)。此等操作与图7a所示的彼等相同(同时执行)。
通过使用一或多个微影及蚀刻操作，针对下部触点71的接触孔在第一蚀刻终止层60及第二层间介电层65中形成，第一接触衬垫层69在接触孔中并且在第二层间介电层65的上表面上共形地形成，并且随后导电材料在第一接触衬垫层69上方形成。随后，如图10b所示，执行平坦化操作，诸如回蚀操作或化学机械抛光(cmp)操作，以形成栅极触点71。在一些实施例中，此等操作与图7b及图7c所示的彼等相同(同时执行)。在其他实施例中，此等操作与图7b及图7c所示的彼等分开地执行。
随后，如图10c所示，形成第二蚀刻终止层75及第三层间介电层80。此等操作与图7d所示的彼等相同(同时执行)。
如图10d所示，通过使用一或多个微影及蚀刻操作，针对上部触点的接触孔在第三层间介电层80及第二蚀刻终止层75中形成。随后，第二接触衬垫层92在接触孔中共形地形成。执行回蚀操作或其他各向异性蚀刻操作以移除在第三层间介电层80的水平表面及接触孔的底部上形成的第二接触衬垫层92。因此，在接触孔中暴露出下部触点(栅极触点)71的一部分。随后，一或多个导电材料层在接触孔及第三层间介电层80中形成。随后，如图10d所示，执行平坦化操作，诸如回蚀操作或cmp操作，以形成上部触点102。在一些实施例中，此等操作与图8a至图8d所示的彼等相同(同时执行)。在其他实施例中，此等操作与图8a至图8d所示的彼等分开地执行。在一些实施例中，在第二接触衬垫层92上不执行回蚀或各向异性蚀刻，以便不从接触孔的底部移除第二接触衬垫层92以形成图5d所示的结构。
图11a至图11d图示了根据本揭示的一个实施例的对应于图3d及图4d所示的结构的半导体元件的连续制造制程的阶段。
如图11a所示，在形成金属栅极结构之后，第一蚀刻终止层60在第一层间介电层45(或40)上方形成，并且第二层间介电层65在第一蚀刻终止层60上方形成。蚀刻终止层及层间介电层通过适宜膜形成方法形成，诸如cvd、物理气相沉积(pvd)或原子层沉积(ald)。另外，如图11b所示，形成第二蚀刻终止层75及第三层间介电层80。此等操作与图7a及图7d所示的彼等相同(同时执行)。
如图11c所示，通过使用一或多个微影及蚀刻操作，针对栅极触点的接触孔在第二及第三层间介电层65、80以及第一及第二蚀刻终止层60、75中形成。随后，第三接触衬垫层95在接触孔中共形地形成。随后，一或多个导电材料层在接触孔及第三层间介电层80中形成。随后，如图11d所示，执行平坦化操作，诸如回蚀操作或cmp操作，以形成上部触点104。此等操作与图8a至图8d所示的彼等分开地执行。
在一些实施例中，执行回蚀操作或其他各向异性蚀刻操作以移除在第三层间介电层80的水平表面及接触孔的底部上形成的第三接触衬垫层95。在此情况下，在接触孔中暴露出栅电极的一部分。
图12a、图12b、图12c及图12d图示了根据本揭示的一实施例的半导体元件的各个视图。图12a为平面图，图12b为横截面图(y切面)，图12c为横截面图(x切面1)，并且图12d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。
在图12a至图12d所示的实施例中，上部触点100部分穿透到下部触点70、71中。在一些实施例中，在垂直方向上从下部触点70的上表面(或第二蚀刻终止层75的下表面)量测的凹槽的深度d11为在从约0.1nm至约20nm的范围中。在其他实施例中，深度d11为在从约1nm至约10nm的范围中。如图12c所示，凹槽仅在源极/漏极触点70的上表面处及/或仅在上表面栅极触点处形成。
图13a、图13b、图13c及图13d图示了根据本揭示的一实施例的半导体元件的各个视图。图13a为平面图，图13b为横截面图(y切面)，图13c为横截面图(x切面1)，并且图13d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。
在图13a至图13d所示的实施例中，与关于图2a至图2d说明的实施例类似，第二接触衬垫层91在第三层间介电层80中形成的接触孔的内侧表面上部分地形成(例如，仅在上部上)。如图13a至图13d所示，上部触点100部分穿透到下部触点70、71中。在一些实施例中，在垂直方向上从下部触点70的上表面(或第二蚀刻终止层75的下表面)量测的凹槽的深度d11为在从约0.1nm至约20nm的范围中。在其他实施例中，深度d11为在从约1nm至约10nm的范围中。
图14a及图14b图示了根据本揭示的一实施例的图12a至图12d所示的半导体元件的连续制造制程的各个阶段的横截面图。
在如图8b所示移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层90之后，蚀刻源极/漏极触点70的暴露的上部以形成凹槽。在一些实施例中，蚀刻为电浆干式蚀刻操作及/或湿式蚀刻操作的一或多个。在一些实施例中，如图14a所示，凹槽具有弧形形状。在其他实施例中，如图14c所示，凹槽具有矩形或梯形形状。在一些实施例中，执行各向异性蚀刻以形成凹槽。在形成凹槽之后，与关于图8c所说明的操作类似，如图14b所示，在凹陷的接触孔82及第三层间介电层80中形成一或多个导电材料层。随后，执行与关于图8d所说明的操作类似的操作。在其他实施例中，在形成凹槽之后，执行与关于图8e至图8h所说明的操作类似的操作。
图15a及图15b图示了根据本揭示的一实施例的图13a至图13d所示的半导体元件的连续制造制程的各个阶段的横截面图。
在如图9b所示移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层90之后，蚀刻源极/漏极触点70的暴露的上部以形成凹槽。在一些实施例中，蚀刻为电浆干式蚀刻操作及/或湿式蚀刻操作的一或多个。在一些实施例中，如图15a所示，凹槽具有弧形形状。在其他实施例中，如图15c所示，凹槽具有矩形或梯形形状。在一些实施例中，执行各向异性蚀刻以形成凹槽。如图15b所示，在形成凹槽之后，与关于图9c所说明的操作类似，一或多个导电材料层在凹陷的接触孔82及第三层间介电层80中形成。随后，执行与关于图9d所说明的操作类似的操作。在其他实施例中，在形成凹槽之后，执行与关于图8e至图8h所说明的操作类似的操作。
图16a、图16b、图16c及图16d图示了根据本揭示的一实施例的半导体元件的各个视图。图16a为平面图，图16b为横截面图(y切面)，图16c为横截面图(x切面1)，并且图16d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。
在图16a至图16d所示的实施例中，上部触点100不仅垂直亦水平地部分穿透到下部触点70、71中。在一些实施例中，在垂直方向上从下部触点70的上表面(或第二蚀刻终止层75的下表面)量测的凹槽的深度d11为在从约0.1nm至约20nm的范围中。在其他实施例中，深度d11为在从约1nm至约10nm的范围中。在一些实施例中，在水平方向上从对应于上部触点100的最窄宽度的点(例如，在第二蚀刻终止层75的底部处)量测的凹陷的宽度h1在一些实施例中为在从约0.1nm至约20nm的范围中。在其他实施例中，宽度h1为在从约1nm至约10nm的范围中。
图17a、图17b、图17c及图17d图示了根据本揭示的一实施例的半导体元件的各个视图。图17a为平面图，图17b为横截面图(y切面)，图17c为横截面图(x切面1)，并且图17d为横截面图(x切面2)。关于以上实施例说明的材料、构造、尺寸、制程及/或操作可以在以下实施例中采用，并且可省略其详细说明。
在图17a至图17d所示的实施例中，与关于图2a至图2d所说明的实施例类似，第二接触衬垫层91在第三层间介电层80中形成的接触孔的内侧表面上部分地形成(例如，仅在上部上)。如图17a至图17d所示，上部触点100不仅垂直亦水平地部分穿透到下部触点70、71中。在一些实施例中，在垂直方向上从下部触点70的上表面(或第二蚀刻终止层75的下表面)量测的凹槽的深度d11为在从约0.1nm至约20nm的范围中。在其他实施例中，深度d11为在从约1nm至约10nm的范围中。在其他实施例中，在水平方向上从对应于上部触点100的最窄宽度的点(例如，在第二蚀刻终止层75的底部处)量测的凹陷的宽度h1在一些实施例中为在从约0.1nm至约20nm的范围中。在其他实施例中，宽度h1为在从约1nm至约10nm的范围中。
图18a及图18b图示了根据本揭示的一实施例的图16a至图16d所示的半导体元件的另一连续制造制程的各个阶段的横截面图。
在如图8b所示移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层90之后，垂直及横向(水平)地蚀刻源极/漏极触点70的暴露的上部以形成凹槽。在一些实施例中，蚀刻为电浆干式蚀刻操作及/或湿式蚀刻操作的一或多个。在一些实施例中，如图18a所示，凹槽底部具有弧形形状。在其他实施例中，如图18c所示，凹槽具有矩形或梯形形状。在一些实施例中，执行各向同性蚀刻，诸如湿式蚀刻，以形成凹槽。在形成凹槽之后，与关于图8c所说明的操作类似，如图18b所示，一或多个导电材料层在凹陷的接触孔82及第三层间介电层80中形成。随后，执行与关于图8d所说明的操作类似的操作。在其他实施例中，在形成凹槽之后，执行与关于图8e至图8h所说明的操作类似的操作。
图19a及图19b图示了根据本揭示的一实施例的图17a至图17d所示的半导体元件的连续制造制程的各个阶段的横截面图。
在如图9b所示移除在第三层间介电层80的水平表面及接触孔82的底部上形成的第二接触衬垫层90之后，蚀刻源极/漏极触点70的暴露的上部以形成凹槽。在一些实施例中，蚀刻为电浆干式蚀刻操作及/或湿式蚀刻操作的一或多个。在一些实施例中，如图19a所示，凹槽底部具有弧形形状。在其他实施例中，如图19c所示，凹槽具有矩形或梯形形状。在一些实施例中，执行各向同性蚀刻，诸如湿式蚀刻，以形成凹槽。在形成凹槽之后，与关于图9c所说明的操作类似，如图19b所示，一或多个导电材料层100在凹陷的接触孔82及第三层间介电层80中形成。随后，执行与关于图9d所说明的操作类似的操作。在其他实施例中，在形成凹槽之后，执行与关于图8e至图8h所说明的操作类似的操作。
在以上实施例中，源极/漏极触点(下部及上部)、掺杂或未掺杂的第三层间介电层、凹槽及/或栅极触点的结构的任何组合为可能的。
在以上实施例中，因为在源极/漏极触点与上部触点之间不形成接触衬垫层，可能减小在源极/漏极触点(及/或栅极触点)与上部触点之间的接触电阻。衬垫层在栅极触点与上部触点之间形成以增强上部触点的导电材料的粘附性。由于栅极触点不一定需要如源极/漏极触点的低接触电阻，衬垫层可以在栅极触点与上部触点之间设置。另外，在下部触点的表面处形成的凹槽亦减小在源极/漏极触点(及/或栅极触点)与上部触点之间的接触电阻。
本文描述的各个实施例或实例提供了优于现有技术的若干优点。将理解，本文无需论述所有优点，不需要针对所有实施例或实例的特定优点，且其他实施例或实例可提供不同优点。
根据本揭示的一个态样，在制造半导体元件的方法中，第一源极/漏极结构在基板上方形成，一或多个第一绝缘层在第一源极/漏极结构上方形成，第一开口在一或多个第一绝缘层中形成，第一开口用第一导电材料填充以形成与第一源极/漏极结构接触的第一下部触点，一或多个第二绝缘层在第一下部触点上方形成，第二开口在一或多个第二绝缘层中形成以至少部分暴露第一下部触点，第一衬垫层在第二开口的内侧面的至少一部分上形成，并且第二开口用第二导电材料填充以形成与第一下部触点接触的第一上部触点，在第一上部触点与第一下部触点之间不插入第一衬垫层。在以上及以下实施例的一或多个中，第一衬垫层为由ti、tin、ta及tan的一或多个制成。在以上及以下实施例的一或多个中，第一衬垫层在第二开口的上部上形成，并且第一上部触点在第二开口的下部处与一或多个第二绝缘层接触。在以上及以下实施例的一或多个中，第二导电材料为w或co。在以上及以下实施例的一或多个中，第二导电材料在从200℃至400℃的范围中的温度下形成。在以上及以下实施例的一或多个中，第一导电材料为co，并且第二导电材料为w。在以上及以下实施例的一或多个中，一或多个第二绝缘层包括含有ge及sn的至少一个的氧化硅。在以上及以下实施例的一或多个中，第一源极/漏极结构包括在多个鳍结构上形成的半导体磊晶层。在以上及以下实施例的一或多个中，一或多个第一绝缘层包括由基于氮化硅的材料制成的第一蚀刻终止层以及在第一蚀刻终止层上设置的由基于氧化硅的材料制成的第一层间介电层。在以上及以下实施例的一或多个中，一或多个第二绝缘层包括由基于氮化硅的材料制成的第二蚀刻终止层以及，在第二蚀刻终止层上设置的由基于氧化硅的材料制成的第二层间介电层。在以上及以下实施例的一或多个中，方法还包含使第一栅极结构在基板上方形成。第一栅极结构包括第一栅电极以及在第一栅电极的相对侧面上设置的第一侧壁间隔件。第三开口在一或多个第一绝缘层中形成，第三开口用第一导电材料填充以形成与第一栅电极接触的第二下部触点，第四开口在一或多个第二绝缘层中形成以至少部分暴露第二下部触点，第二衬垫层在第四开口的内侧面的至少一部分上形成，并且第四开口用第二导电材料填充以形成与第二下部触点接触的第二上部触点，在第二上部触点与第二下部触点之间不插入第二衬垫层。在以上及以下实施例的一或多个中，在形成第一衬垫层之后，使第一下部触点的上表面垂直地凹陷。在以上及以下实施例的一或多个中，使第一下部触点的上表面水平地凹陷。
根据本揭示的另一态样，在制造半导体元件的方法中，形成嵌入一或多个第一绝缘层中的下部触点，一或多个第二绝缘层在下部触点上方形成，开口在一或多个第二绝缘层中形成以至少部分暴露下部触点，衬垫层在一或多个第二绝缘层的最顶层的上表面、第二开口的内侧面上以及在暴露的下部触点上形成，移除在一或多个第二绝缘层的最顶层的上表面上及在暴露的下部触点上形成的衬垫层，并且部分移除在第二开口的内侧面上形成的衬垫层，使得衬垫层保留在第二开口的上部上，并且第二开口用导电材料填充以形成与下部触点接触的上部触点。在以上及以下实施例的一或多个中，衬垫层以不共形方式形成。在以上及以下实施例的一或多个中，上部为从第二开口的顶部量测的第二开口的深度的10％至90％。在以上及以下实施例的一或多个中，衬垫层为由tin制成。在以上及以下实施例的一或多个中，衬垫层的厚度为在从0.1nm至5nm的范围中。在以上及以下实施例的一或多个中，导电材料为w或co。在以上及以下实施例的一或多个中，导电材料在从200℃至400℃的范围中的温度下形成。在以上及以下实施例的一或多个中，在形成衬垫层之后，使下部触点的上表面垂直地凹陷。在以上及以下实施例的一或多个中，使下部触点的上表面水平地凹陷。
根据本揭示的另一态样，在制造半导体元件的方法中，源极/漏极结构在基板上方形成，栅电极邻近源极/漏极结构形成，一或多个第一绝缘层在源极/漏极结构及栅电极上方形成，第一开口在一或多个第一绝缘层中形成，第一开口用第一导电材料填充以形成与第一源极/漏极结构接触的第一下部触点，一或多个第二绝缘层在第一下部触点上方形成，第二开口在一或多个第二绝缘层中形成以至少部分暴露第一下部触点，第一衬垫层在第二开口的内侧面的至少一部分上形成，第二开口用第二导电材料填充以形成与第一下部触点接触的第一上部触点，在第一上部触点与第一下部触点之间不插入第一衬垫层，第三开口在一或多个第一绝缘层及一或多个第二绝缘层中形成以至少部分暴露栅电极，第二衬垫层在第三开口的内侧面上以及在暴露的栅电极上形成，并且第三开口用第三导电材料填充以形成在插入第二衬垫层的情况下与栅电极接触的第二上部触点。在以上及以下实施例的一或多个中，第二导电层及第三导电层为由相同材料制成，并且同时形成。在以上及以下实施例的一或多个中，第一衬垫层在第二开口的上部上形成，并且第一上部触点在第二开口的下部处与一或多个第二绝缘层接触。
根据本揭示的另一态样，在制造半导体元件的方法中，第一栅极结构及第二栅极结构在基板上方形成。第一栅极结构包括第一栅电极下以及在第一栅电极的两个侧面上设置的第一侧壁间隔件，并且第二栅极结构包括第二栅电极以及在第二栅电极的两个侧面上设置的第二侧壁间隔件。第一源极/漏极区域在第一栅极结构与第二栅极结构之间的区域中形成，第一绝缘层在第一源极/漏极区域上方并且在第一栅极结构与第二栅极结构之间形成，第一开口在第一绝缘层中形成，第一开口用第一导电材料填充以形成与第一源极/漏极区域接触的下部触点，第二绝缘层在下部触点上方形成，第二开口在第二绝缘层中形成以至少部分暴露下部触点，衬垫层在第二开口的内侧面上形成，并且第二开口用第二导电材料填充以形成与下部触点接触的上部触点，在上部触点与下部触点之间不插入衬垫层。在以上及以下实施例的一或多个中，衬垫层为由ti、tin、ta及tan的一或多个制成。在以上及以下实施例的一或多个中，将锗引入第二绝缘层中。在以上及以下实施例的一或多个中，在形成第二开口之后，下部触点的上部包括垂直凹槽。在以上及以下实施例的一或多个中，垂直凹槽的深度为在从0.1nm至20nm的范围中。在以上及以下实施例的一或多个中，在形成第二开口之后，下部触点的上部包括水平凹槽。在以上及以下实施例的一或多个中，水平凹槽之一的宽度为在从0.1nm至20nm的范围中。在以上及以下实施例的一或多个中，在形成第二开口之后，下部触点的上部不包括水平凹槽。在以上及以下实施例的一或多个中，衬垫层在第二开口的上部上形成，并且上部触点在第二开口的下部处与第二绝缘层接触。在以上及以下实施例的一或多个中，第一导电材料为co，并且第二导电材料为w。
根据本揭示的另一态样，在制造半导体元件的方法中，第一源极/漏极结构在基板上方形成，第一绝缘层在第一源极/漏极结构上方形成，第一开口在第一绝缘层中形成，第一开口用第一导电材料填充以形成与第一源极/漏极结构接触的第一下部触点，第二绝缘层在第一下部触点上方形成，第二开口在第二绝缘层中形成以至少部分暴露第一下部触点，第一衬垫层在第二开口中形成，第一衬垫层的底部在第二开口中移除以暴露第一下部触点的表面，在第二开口中形成与第一下部触点的暴露表面接触的钨层，将ge的离子布植到第二绝缘层中，金属层在ge布植的第二绝缘层及钨层上方形成，并且在金属层上执行平坦化操作以形成上部触点。
根据本揭示的一个态样，一种半导体元件包括栅电极、源极/漏极结构、接触栅电极或源极/漏极结构的任一者的下部触点、在层间介电层中形成的开口中设置并且与下部触点直接接触的上部触点、以及在上部触点与层间介电层之间设置的衬垫层。衬垫层在开口的上部上设置，并且上部触点在开口的下部处与层间介电层接触。在以上及以下实施例的一或多个中，衬垫层为由tin制成。在以上及以下实施例的一或多者中，衬垫层的厚度为在从0.1nm至5nm的范围中。在以上及以下实施例的一或多个中，衬垫层的厚度为不均匀的。在以上及以下实施例的一或多个中，衬垫层的厚度从衬垫层的顶部到底部减小。在以上及以下实施例的一或多个中，下部触点包括co，并且上部触点包括w。在以上及以下实施例的一或多个中，上部为从开口顶部量测的开口的深度的10％至90％。在以上及以下实施例的一或多个中，第一源极/漏极结构包括在多个鳍结构上形成的半导体磊晶层。在以上及以下实施例的一或多个中，栅电极在第一方向上延伸，并且在第一方向上，源极/漏极磊晶层的宽度小于下部触点的宽度。在以上及以下实施例的一或多个中，栅电极在第一方向上延伸，并且在第一方向上，下部触点的宽度大于上部触点的宽度。
根据本揭示的另一态样，一种半导体元件包括栅电极、源极/漏极结构、在第一层间介电层(ild)中设置并且与源极/漏极区域接触的下部触点、接触下部触点并且在第一层间介电层上方设置的第二层间介电层中形成的开口中设置的上部触点、接触栅电极并且在第一及第二层间介电层中设置的栅极触点、在上部触点与第二层间介电层之间形成的第一衬垫层、以及在栅极触点与栅电极之间形成的第二衬垫层。上部触点与下部触点直接接触，在上部触点与下部触点之间没有第一衬垫层。在以上及以下实施例的一或多个中，第一及第二衬垫层的每一者为由ti、tin、ta及tan的一或多个制成。在以上及以下实施例的一或多个中，第一及第二衬垫层的每一者的厚度为在从0.1nm至5nm的范围中。在以上及以下实施例的一或多个中，第一衬垫层在开口的上部上形成，并且上部触点在开口的下部处与层间介电层接触。在以上及以下实施例的一或多个中，第一衬垫层的厚度为不均匀的。在以上及以下实施例的一或多个中，第一衬垫层的厚度从衬垫层的顶部到底部减小。在以上及以下实施例的一或多个中，上部为从开口顶部量测的开口的深度的10％至90％。在以上及以下实施例的一或多个中，第一源极/漏极结构包括在多个鳍结构上形成的半导体磊晶层。
根据本揭示的另一态样，一种半导体元件包括在第一层间介电层中设置的下部触点、在下部触点与第一层间介电层之间设置的第一衬垫层、在第二层间介电层中形成的开口中设置并且与下部触点直接接触的上部触点、以及在上部触点与第二层间介电层之间形成的第二衬垫层。衬垫层在开口的上部上形成，并且上部触点在开口的下部处与层间介电层接触。在以上及以下实施例的一或多个中，上部为从开口顶部量测的开口的深度的5％至95％。
根据本揭示的另一态样，一种半导体元件包括栅电极、源极/漏极区域、接触栅电极或源极/漏极区域的任一者的下部触点、在层间介电(ild)层中形成并且与下部触点直接接触的上部触点、以及在上部触点与层间介电层之间形成的衬垫层。在以上及以下实施例的一或多者中，衬垫层为由tin制成。在以上及以下实施例的一或多个中，层间介电层包括含有ge的二氧化硅。在以上及以下实施例的一或多个中，下部触点的上部包括上部触点穿透到其中的垂直凹槽。在以上及以下实施例的一或多个中，垂直凹槽的深度为在从0.1nm至20nm的范围中。在以上及以下实施例的一或多个中，下部触点包括上部触点穿透到其中的水平凹槽。在以上及以下实施例的一或多个中，水平凹槽之一的宽度为在从0.1nm至20nm的范围中。在以上及以下实施例的一或多个中，下部触点的上部不包括水平凹槽。在以上及以下实施例的一或多个中，衬垫层在第二开口的上部上形成，并且上部触点在第二开口的下部处与一或多个第二绝缘层接触。在以上及以下实施例的一或多个中，第一导电材料为co，并且第二导电材料为w。
上文概述了若干实施例或实例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、替代及更改。
1.一种制造半导体元件的方法，其特征在于，该方法包含：
在一基板上方形成一第一源极/漏极结构；
在该第一源极/漏极结构上方形成一或多个第一绝缘层；
在该一或多个第一绝缘层中形成一第一开口；
用一第一导电材料填充该第一开口以形成与该第一源极/漏极结构接触的一第一下部触点；
在该第一下部触点上方形成一或多个第二绝缘层；
在该一或多个第二绝缘层中形成一第二开口以至少部分暴露该第一下部触点；
在该第二开口的一内侧面的至少一部分上形成一第一衬垫层；以及
用一第二导电材料填充该第二开口以形成与该第一下部触点接触的一第一上部触点，在该第一上部触点与该第一下部触点之间不插入该第一衬垫层。
2.根据权利要求1所述的方法，其特征在于，其中该第一衬垫层在该第二开口的一上部上形成，并且该第一上部触点在该第二开口的一下部处与该一或多个第二绝缘层接触。
3.根据权利要求1所述的方法，其特征在于，其中该一或多个第二绝缘层包括含有ge及sn的至少一者的氧化硅。
4.根据权利要求1所述的方法，其特征在于，其中该一或多个第一绝缘层包括由一基于氮化硅的材料制成的一第一蚀刻终止层以及在该第一蚀刻终止层上设置的由一基于氧化硅的材料制成的一第一层间介电层。
5.根据权利要求4所述的方法，其特征在于，其中该一或多个第二绝缘层包括由一基于氮化硅的材料制成的一第二蚀刻终止层以及在该第二蚀刻终止层上设置的由一基于氧化硅的材料制成的一第二层间介电层。
6.根据权利要求1所述的方法，其特征在于，还包含：
在该基板上方形成一第一栅极结构，该第一栅极结构包括一第一栅电极以及在该第一栅电极的相对侧面上设置的第一侧壁间隔件；
在该一或多个第一绝缘层中形成一第三开口；
用该第一导电材料填充该第三开口以形成与该第一栅电极接触的一第二下部触点；
在该一或多个第二绝缘层中形成一第四开口以至少部分暴露该第二下部触点；
在该第四开口的一内侧面的至少一部分上形成一第二衬垫层；以及
用该第二导电材料填充该第四开口以形成与该第二下部触点接触的一第二上部触点，在该第二上部触点与该第二下部触点之间不插入该第二衬垫层。
7.一种制造半导体元件的方法，其特征在于，该方法包含：
形成嵌入一或多个第一绝缘层中的一下部触点；
在该下部触点上方形成一或多个第二绝缘层；
在该一或多个第二绝缘层中形成一开口以至少部分暴露该下部触点；
在该一或多个第二绝缘层的一最顶层的一上表面、该第二开口的一内侧面上以及在该暴露的下部触点上形成一衬垫层；
移除在该一或多个第二绝缘层的该最顶层的该上表面上及在该暴露的下部触点上形成的该衬垫层，并且部分移除在该第二开口的该内侧面上形成的该衬垫层，使得该衬垫层保留在该第二开口的一上部上；以及
用一导电材料填充该第二开口以形成与该下部触点接触的一上部触点。
8.根据权利要求7所述的方法，其特征在于，其中在形成该衬垫层之后，使该下部触点的一上表面垂直地凹陷。
9.根据权利要求8所述的方法，其特征在于，其中使该下部触点的该上表面水平地凹陷。
10.一种半导体元件，其特征在于，包含：
一栅电极；
一源极/漏极结构；
一下部触点，接触该栅电极或该源极/漏极结构的任一者；
一上部触点，在一层间介电层中形成的一开口中设置并且与该下部触点接触；以及
一衬垫层，在该上部触点与该层间介电层之间形成，
其中该衬垫层为在该开口的一上部上形成，并且该上部触点在该开口的一下部处与该层间介电层接触。
技术总结