本发明涉及一种集成电路esd保护电路，适用于集成电路静电放电保护设计，尤其适用于需要较低开启电压同时实现高可靠性兼顾节约面积降低成本的esd保护设计。
背景技术：
随着集成电路制造工艺水平相继进入深亚微米时代、纳米时代，集成电路中的mos晶体管都采用浅掺杂结构ldd(lightlydopeddrain)；硅化物覆盖于mos晶体管扩散区上；多晶化合物工艺用于减小栅极多晶的串联电阻；而且mos晶体管栅极氧化层厚度越来越薄，沟道长度越来越小。这些改进都提高了芯片的集成度和提高芯片的运算速度，降低芯片功耗，但是对于深亚微米集成电路的静电放电设计，却带来了很大的弊端，因为集成电路所面临的静电环境没有改变，但工艺进步导致器件更加脆弱，其本身的可靠性大大降低，容易造成集成电路产品的可靠性下降。
引入纳米工艺时代，器件的结击穿电压大幅下降到10v以内，器件的栅氧化层击穿电压下降幅度更能大，低于5v，甚至低于3v。因此对于电源钳位电路的设计，需要开启电压足够低才能保护内部电路，否则很可能发生内部电路已经被击穿，而电源钳位esd电路还没有开启放电。
传统的esd钳位电路如图3所示，nmosn31跨接在vcc和vss之间，可以实现由vcc到vss的静电保护，nmos的栅极通过电阻r31接地。但缺点是开启电压非常高，可能发生内部电路已经被击穿，而电源钳位esd电路还没有开启放电。
因此有人提出了如图4所示的电源钳位电路设计，p41形成mos电容，因此p41和r41组成rc耦合电路，通过rc耦合电路产生一定延迟时间，在这个延迟时间内rc连接点的电位为非“0”电位，即n41的栅极被耦合到较高电压，因此可以降低原来nmos器件的开启电压，从而实现esd电源钳位降低开启电压的目的，可以更好的保护内部电路。而当过了这个延迟时间后，或者当芯片在正常工作时，由于电阻的作用，rc连接点的电位会被拉到“0”电位，nmos器件关闭，避免产生漏电。因此在电路正常工作时，该电路不会影响芯片的正常工作。
图5是图4的技术的第二种实施方法，中间串接一个反相器，交换r和c的连接关系，电阻r51接电源，而由nmosn53形成的mos电容接地，可以实现如图4电路一样的功能。
但是该技术的放电器件为nmos器件，nmos器件的特点是放电能力较强，但开启电压比较高，虽然通过rc耦合的方式可以一定程度上降低开启电压，但是对于某些设计，这个开启电压仍然比较高。
另外通过该方式，放电器件nmos的栅极会被耦合到相当于电源或者接近电源的电位，而如此高的电位会对nmos氧化层造成损伤，导致nmos栅极电位过高而引起的栅极氧化层击穿失效。
耦合电路的电阻由多晶(poly)电阻形成，一般多晶电阻的电阻率比较低，但耦合电路中的电阻通常阻值比较大，一般在几kohm甚至几百kohm，因此该电阻需要占用较大面积。
因此该方法存在开启电压偏高、栅氧化层容易击穿失效、面积较大的不足。
技术实现要素：
为了解决上述集成电路esd器件开启电压偏高、栅氧化层容易击穿失效、面积较大的问题，提出本发明的技术方法，提供一种实现更低的开启电压，同时避免氧化层发生击穿失效，而又节约面积的技术方法。
本发明主要包括三个部分，分别是rc延迟单元、esd控制单元以及esd放电单元三部分组成。
rc延迟单元由nmos构成的等效电容n11和pmos构成的等效电阻p11构成，该rc结构可以产生rc延迟时间，用以区分esd放电和正常的电路工作状态。其时间延迟信号由101输出。
rc延迟单元的电阻p11由pmos管构成，其栅极与漏极短接，构成沟道常开pmos管，等效于一个电阻的效果，由此形成的pmos电阻相对常规设计中采用多晶电阻的方式可大幅度节约芯片版图面积。
esd控制单元由反向器和第一分压电路与第二分压电路构成，其中反相器由pmosp12和nmosn12构成，反相器的输入级102接收由前面rc延迟电路产生的延迟信号，pmosp13和pmosp14构成的第一分压电路产生esd放电管p15的栅极驱动信号104，nmosn13和nmosn14构成的第二分压电路产生esd放电管n15的栅极驱动信号105。
第三部分为esd放电单元，包括nmos器件n15和pmosp15，通过esd控制单元的控制，在esd放电状态下，n15和p15可以同时开启提供放电通路。
在esd放电单元中，pmosp15的栅极同时并联二极管d11，nmosn15的栅极同时并联二极管d12，当n15和p15的栅极电压过高时，d11和d12也可以反向导通钳位过高的栅极电压。
esd控制单元包括反向器及第一分压电路与第二分压电路，其中反相器由pmos管p22和nmos管n22构成，pmos管p23和pmos管p24构成的第一分压电路产生esd放电管pmos管p25的栅极驱动信号，反相器的输出信号作为第一分压电路中pmos管p24的栅极驱动信号，nmos管n23和nmos管n24构成的第二分压电路产生esd放电管nmos管n25的栅极驱动信号，rc延迟单元产生的时间延迟信号同时作为第二分压电路中nmos管n23的栅极驱动信号。
esd放电单元的nmos管n25和pmos管p25，同时提供放电通路，同时开启放电。
pmos管p25的栅极同时并联二极管d21，nmos管n25的栅极同时并联二极管d22，当pmos管n25和nmos管p25的栅极电压过高时，d21和d22也可以反向导通钳位过高的栅极电压。
附图说明
下面结合附图，对本发明进行详细描述
图1本发明的集成电路esd保护电路；
图2本发明的集成电路esd保护电路第二种实施方式；
图3传统集成电路esd保护电路；
图4传统集成电路esd保护电路第二种结构；
图5传统集成电路esd保护电路第三种结构。
具体实施方式
本发明的具体实施方式如附图1所示。
主要包括三个部分，分别是rc延迟单元、esd控制单元以及esd放电单元三部分组成。
rc延迟单元由nmos构成的等效电容n11和pmos构成的等效电阻p11构成，其中等效电阻p11的源极和衬底都连接到电源vcc，而栅极和漏极都连接到输出点101，因此p11器件处于沟道常开状态，形成pmos沟道电阻。按照此方法构成的电阻比通常采用多晶硅形成的电阻面积小，可以节约版图面积，从而降低芯片成本。等效电容n11的源极、漏极和衬底都是连接至地vss，而栅极连接至输出点101，因此由nmosn11的栅极氧化层形成等效电容。该rc结构可以产生rc延迟时间，一般等效电阻值的范围为1kohm-100kohm，等效电容值的范围为2pf-20pf，所以可以形成2ns-2us范围的延迟时间，用以区分esd放电和正常的电路工作状态，其时间延迟信号由101输出，当esd放电时，在esd放电时间内，101输出为低电位，而当esd放电完成后，或者电路正常工作时，101输出为高电位。
其中rc延迟单元的电阻p11也可以采用多晶硅电阻或者有源区电阻或者阱电阻的方式实现，但用pmos沟道电阻的方式面积最小，成本最低。rc延迟单元的电容n11也可以采用金属-氧化层-金属(mom或mim)的方式实现，但采用nmos栅极寄生电容的方式面积最小，工艺加工最简单，成本最低。
esd控制单元由反向器和第一分压电路与第二分压电路构成，其中反相器由pmosp12和nmosn12构成，p12的源极和衬底接电源vcc，漏极接反相器的输出极103，n12的源极和衬底接地vss，漏极为反相器的输出极103，p12和n12的栅极接到一起，形成反相器的输入级102接收由前面rc延迟电路产生的延迟信号。pmosp13和pmosp14构成的第一分压电路产生esd放电管p15的栅极驱动信号104，p13的源极和衬底接到电源vcc，栅极接地，因此p13也形成等效沟道电阻，p14的源极和衬底接地vss，栅极接反相器的输入信号102，p13和p14的漏极接到一起产生放电管p15的栅极驱动信号104。nmosn13和nmosn14构成的第二分压电路产生esd放电管n15的栅极驱动信号105，n13的源极和衬底接到电源vcc，栅极接接反相器的输出信号103，n14的源极和衬底接地vss，其栅极接电源vcc，形成等效沟道电阻，n13和n14的漏极接一起形成放电管n15的栅极驱动信号105。
在esd放电状态时，p15的栅极驱动信号104输出为非电源vcc电位的中间电位，可以驱动后面的p15开启放电，n15的栅极信号105输出为非地vss的中间电位，可以驱动后面的n15开启放电。而当esd放电结束或者电路正常工作时，p15的栅极驱动信号104输出为电源vcc电位，可以控制后面的p15关闭，n15的栅极信号105输出为地vss电位，可以控制后面的n15关闭。
通过本发明的分压电路产生esd器件栅极驱动信号的方法，避免了传统技术方法中esd管p15的栅极直接充电至地vss电位，避免了传统技术方法中esd管n15的栅极直接充电至电源vcc电位，可以有效降低esd管的栅极与源极之间的电压差，有效避免栅极在过高的电压作用下发生击穿失效。
其中第一分压电路和第二分压电路的p13和n14形成的沟道电阻也可以采用多晶硅电阻或者有源区电阻或者阱电阻的方式实现，但用沟道电阻的方式面积最小，成本最低。
第三部分为esd放电单元，包括nmos器件n15和pmosp15，n15和p15都是直接跨接在电源vcc和地vss之间，同时提供从电源vcc到地vss的放电通路。其中n15为nmos器件，其放电能力比较强，但开启电压比pmos高，而p15为pmos器件，虽然放电能力比nmos稍弱，但其开启电压比nmos更低。因此n15和p15搭配在一起，即实现了较高的esd放电能力，也实现了较低的开启电压，发生esd放电时，可以更低电压下开启放电，避免传统结构中发生的内部电路已经失效，但esd器件还没有开启放电的问题。同时也实现了较高的esd保护能力。
在esd放电单元中，pmosp15的栅极同时并联二极管d11，nmosn15的栅极同时并联二极管d12，当n15和p15的栅极电压过高时，d1和d2也可以反向导通钳位过高的栅极电压作为控制n15和p15栅极电压过高的补充方法，有效避免栅极在过高的电压作用下发生击穿失效。
本发明的第二种实施方式如图2所示，其中rc延迟单元的等效电容为pmos构成的p21，其衬底、源极和漏极接电源vcc，nmosn21的源极和衬底接地vss，其栅极和漏极与p21的栅极连接形成延迟单元的输出极201。
由于该结构中延迟单元的输出极201的电位逻辑与图1的实施方法相反，所以p24的栅极接反相器的输出端203，而n23的栅极接反相器的输入端202，其他结构与图1实施方式类似。
在esd放电状态时，p25的栅极驱动信号204输出为非电源vcc电位的中间电位，可以驱动后面的p25开启放电，n25的栅极信号205输出为非地vss的中间电位，可以驱动后面的n25开启放电。而当esd放电结束或者电路正常工作时，p25的栅极驱动信号204输出为电源vcc电位，可以驱动后面的p25关闭，n25的栅极信号205输出为地vss电位，可以驱动后面的n25关闭。
因此在第二种实施方式中，n25和p25搭配在一起，即实现了较高的esd放电能力，也实现了较低的开启电压，发生esd放电时，可以更低电压下开启放电，避免传统结构中发生的内部电路已经失效，但esd器件还没有开启放电的问题。
1.一种集成电路esd保护电路，其特征在于该电路包括rc延迟单元、esd控制单元以及esd放电单元，其中esd控制单元包括反相器及第一分压电路与第二分压电路，rc延迟单元产生时间延迟信号输出给esd控制单元，该时间延迟信号作为反相器与第一分压电路的输入信号，反相器的输出信号作为第二分压电路的输入信号，第一分压电路与第二分压电路的输出信号驱动esd放电单元中的esd器件开启放电。
2.如权利要求1所述的电路，其特征在于延迟单元由等效电容n11和等效电阻p11构成，其中等效电容n11为nmos器件，等效电阻p11为pmos器件。
3.如权利要求2所述的电路，其特征在于等效电阻p11为pmos管，其栅极与漏极短接，构成沟道常开pmos管。
4.如权利要求1所述的电路，其特征在于esd控制单元包括反向器及第一分压电路与第二分压电路，其中反相器由pmos管p12和nmos管n12构成，pmos管p13和pmos管p14构成的第一分压电路产生esd放电管pmos管p15的栅极驱动信号，rc延迟单元产生的时间延迟信号同时作为第一分压电路中pmos管p14的栅极驱动信号，nmos管n13和nmos管n14构成的第二分压电路产生esd放电管nmos管n15的栅极驱动信号，反相器的输出信号作为第二分压电路中nmos管n13的栅极驱动信号。
5.如权利要求4所述的电路，其特征在于esd放电单元的nmos管n15和pmos管p15，同时提供放电通路，同时开启放电。
6.如权利要求5所述的电路，其特征在于pmos管p15的栅极同时并联二极管d11，nmos管n15的栅极同时并联二极管d12，当pmos管n15和nmos管p15的栅极电压过高时，d11和d12也可以反向导通钳位过高的栅极电压。
7.如权利要求1所述的电路，其特征在于esd控制单元包括反向器及第一分压电路与第二分压电路，其中反相器由pmos管p22和nmos管n22构成，pmos管p23和pmos管p24构成的第一分压电路产生esd放电管pmos管p25的栅极驱动信号，反相器的输出信号作为第一分压电路中pmos管p24的栅极驱动信号，nmos管n23和nmos管n24构成的第二分压电路产生esd放电管nmos管n25的栅极驱动信号，rc延迟单元产生的时间延迟信号同时作为第二分压电路中nmos管n23的栅极驱动信号。
8.如权利要求7所述的电路，其特征在于esd放电单元的nmos管n25和pmos管p25，同时提供放电通路，同时开启放电。
9.如权利要求8所述的电路，其特征在于pmos管p25的栅极同时并联二极管d21，nmos管n25的栅极同时并联二极管d22，当pmos管n25和nmos管p25的栅极电压过高时，d21和d22也可以反向导通钳位过高的栅极电压。
技术总结