本发明涉及电子电路技术领域，更具体地，涉及一种占空比校准电路(dutycyclecorrector,dcc)及电子系统。
背景技术：
近年来现代集成电路设备的运行速度已大大增加。伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛采用诸如双数据速率(doubledatarate,ddr)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、低偏斜的特性，并具有50％的占空比以确保满足数据信号在传输过程中建立与保持的相关时序限制要求，保证系统的工作稳定。
随着集成电路主频的不断提高，时钟周期变得越来越短。在某些时序要求严格的电路中，例如寄存器读写电路，dor技术中时钟信号双边沿采样电路，时钟边沿的轻微抖动将对电路的时序关系产生较大影响，甚至导致系统不能正确工作。在cmos电路中，因pmos管和nmos管驱动能力不匹配，互连线寄生电容分布干扰等因素的存在，源时钟信号在传输过程中可能会发生占空比严重畸变。为此，现有技术提供了一种占空比校准电路，以对此类时钟信号进行占空比调节，从而提高系统性能。
然而，现有技术中的占空比校准电路仍然存在调整范围过小的问题，在面对占空比严重畸变的时钟信号时，难以将该时钟信号校准至50％占空比的时钟信号。因此，亟需提出一种进一步改进的占空比校准电路，以提高占空比校准电路所适应的调整范围，从而提高系统的稳定性。
技术实现要素：
鉴于上述问题，本发明的目的在于提供一种占空比校准电路及电子系统，从而提高占空比校准电路所适应的调整范围。
根据本发明的一方面，提供一种占空比校准电路，包括：第一输入端和第二输入端，分别接收第一输入信号和第二输入信号，所述第一输入信号与所述第二输入信号为相位相反的方波信号；第一输出端和第二输出端，分别提供第一时钟信号和第二时钟信号；第一缓冲器和第一反相器，所述第一缓冲器的输入端与所述第一反相器的输入端共同连接至所述第一输入端；第二缓冲器和第二反相器，所述第二缓冲器的输入端与所述第二反相器的输入端共同连接至所述第二输入端，其中，所述第一反相器的输出端和所述第二缓冲器的输出端共同连接至所述第二输出端，所述第二反相器的输出端和所述第一缓冲器的输出端共同连接至所述第一输出端。
可选的，所述第一缓冲器和所述第二缓冲器的电路结构相同，所述第一反相器和所述第二反相器的电路结构相同。
可选的，所述第一缓冲器包括级联在所述第一输入端和所述第一输出端之间的第一非门和第二非门，所述第二缓冲器包括级联在所述第二输入端和所述第二输出端之间的第三非门和第四非门。
可选的，所述第一反相器、所述第二反相器、所述第一非门、所述第二非门、所述第三非门以及所述第四非门的晶体管尺寸一致。
根据本发明的另一方面，提供一种电子系统，包括如上所述的占空比校准电路。
本发明提供的占空比校准电路及电子系统，对电路结构进行了优化，从而避免了输出信号之间的相互干扰，以提高占空比校准电路所适应的调整范围，从而可以提高电子系统的稳定性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了传统的占空比校准电路的示意图；
图2示出了根据本发明实施例的占空比校准电路的示意图；
图3示出了根据本发明实施例的占空比校准电路的时序图；
图4示出了根据本发明实施例的电子系统的框图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
应理解，本申请实施例中的a与b连接/耦接，表示a与b可以串联耦接或并联耦接，或者a与b通过其他的器件耦接，本申请实施例对此不作限定。
本申请提供的占空比校准电路可以应用于多种电子系统的信号传输模块、时序控制模块等，电子系统包括但不限于为：无线通信系统、卫星定位系统、遥控遥测系统以及精密制导系统等。
占空比校准电路的主要功能是将接收的输入信号调整为具有50％占空比的时钟信号，当输入信号为占空比畸变的待校准差分信号时，占空比校准电路可以进一步提供占空比均为50％的差分信号，差分信号作为重要的信号载体，参与众多的信号传输系统。
请参见图1，传统的占空比校准电路包括非门nota、notb、notc以及notd。非门nota的输入端接收输入信号clka，输出端提供输出信号clk_outb，非门notb的输入端接收输入信号clkb，输出端提供输出信号clk_outa，其中，非门nota和非门notb的输出端之间还连接有非门notc和非门notd，且非门notc和非门notd被配置为使得非门nota和非门notb的输出端之间的信号传输方向相反，例如，非门notc的输入端连接至非门notb的输出端，非门notc的输出端连接至非门nota的输出端，非门notd的输入端连接至非门nota的输出端，非门notd的输出端连接至非门notb的输出端。
在该占空比校准电路中，输入信号clka和输入信号clkb为待校准差分信号。输入信号clka经由非门nota的输入端传输至其输出端，输入信号clkb经由非门notb和非门notc传输至非门nota的输出端，因此非门nota的输出端提供输出信号clk_outb，且输出信号clk_outb为与输入信号clkb的高低沿的位置基本一致，与之不同的是，输出信号clk_outb的占空比已被校准至约为50％。输入信号clkb经由非门notb的输入端传输至其输出端，输入信号clka经由非门nota和非门notd传输至非门notb的输出端，因此非门notb的输出端提供输出信号clk_outa，且输出信号clk_outa为与输入信号clka的高低沿的位置基本一致，与之不同的是，输出信号clk_outa的占空比已被校准至约为50％。
然而，当占空比校准电路对输入信号进行校准时，例如，当生成输出信号clk_outb时，输入信号clka经由非门nota的输入端传输至节点a，输入信号clkb经由非门notb和非门notc传输至节点a，然而，在非门notb和非门notc之间的节点b上有输出信号clk_outa，输出信号clk_outa会对输出信号clk_outb造成一定的影响，从而输出信号clk_outb难以达到50％占空比，同理，输出信号clk_outa也难以达到50％占空比。尤其对于占空比畸变严重的输入信号，该占空比校准电路更难达到理想效果。
本发明实施例提供的占空比校准电路对电路结构进行了优化，从而避免了输出信号之间的相互干扰，以提高占空比校准电路所适应的调整范围，从而可以提高电子系统的稳定性。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了根据本发明实施例的占空比校准电路的示意图；图3示出了根据本发明实施例的占空比校准电路的时序图。
如图2所示，占空比校准电路100包括第一输入端a、第二输入端b、第一输出端c、第二输出端d、第一缓冲器111、第二缓冲器112、第一反相器121以及第二反相器122。
在本发明实施例中，占空比校准电路100的第一输入端a和第二输入端b分别接收第一输入信号clk1和第二输入信号clk2，第一输入信号clk1与第二输入信号clk2为相位相反的方波信号，第一输出端c和第二输出端d分别提供第一时钟信号clk_out1和第二时钟信号clk_out2，其中，方波信号的占空比在阈值范围内，例如，第一输入信号clk1和第二输入信号clk2的占空比分别为50％±1％。可选的，方波信号的占空比的所述阈值范围为40％至60％。
在占空比校准电路100中，具体的，第一缓冲器111的输入端与第一反相器121的输入端共同连接至第一输入端a；第二缓冲器112的输入端与第二反相器122的输入端共同连接至第二输入端b；第一反相器121的输出端和第二缓冲器112的输出端共同连接至第二输出端d；第二反相器122的输出端和第一缓冲器111的输出端共同连接至第一输出端c。可选的，第一缓冲器111和第二缓冲器112的电路结构相同，第一反相器121和第二反相器122的电路结构相同。
作为一个示例，第一缓冲器111包括级联在第一输入端a和第一输出端c之间的第一非门not1和第二非门not2，第二缓冲器112包括级联在第二输入端b和第二输出端d之间的第三非门not3和第四非门not4，第一反相器121为第五非门not5，第二反相器122为第六非门not6。可选的，第一反相器121与第二反相器122的尺寸一致，其中，第一非门not1和第三非门not3的晶体管尺寸一致，且第二非门not2和第四非门not4的晶体管尺寸一致。可选的，上述第一非门not1、第二非门not2、第三非门not3、第四非门not4、第五非门not5以及第六非门not6的晶体管尺寸一致，具体的，其宽度为2um，长度为30nm，例如，上述非门均采用28nm工艺制造而成，不仅可以提升该占空比校准电路100的校准效果，还兼顾了制造成本。
在本发明实施例中，由于第一输出端c直接连接至第二反相器122的输出端和第一缓冲器111的输出端，第二输出端d直接连接至第一反相器121的输出端和第二缓冲器112的输出端，因此第一输出端c和第二输出端d不会互相影响。
在图3中，以形成第一时钟信号clk_out1的电流路径为例示出了占空比校准电路100中的该电流路径中的电路节点的波形图。请参见图2，在形成第一时钟信号clk_out1的过程中，第一输入信号clk1经由第一缓冲器111传输至第一节点neta，第二输入信号clk2经由第二反相器122发送至第二节点netb。请参见图3，第一输入信号clk1的高电平时间为t1，第二输入信号clk2的低电平时间为t2，其中，第一输入信号clk1的占空比小于与第二输入信号clk2的占空比相同且均小于50％，假设第一输入信号clk1和第二输入信号clk2的周期均为t，那么应满足t＝t1 t2；第一节点neta的信号波形与第一输入信号clk1的信号波形相同，第二节点netb的信号波形与第二输入信号clk2的信号波形互补，因此，第一节点neta的信号的占空比与第二节点netb的信号的占空比之和应为100％；输出端c提供的第一时钟信号clk_out1是第一节点neta的信号与第二节点netb的信号的均值，因此第一时钟信号clk_out1的占空比被校准至50％。
图4示出了根据本发明实施例的电子系统的框图。
如图4所示，电子系统10包括占空比校准电路100和电子电路200，占空比校准电路100如图2所示，在此不再详细赘述。
作为一个示例，电子系统10为存储器系统，电子电路200为存储器，在占空比校准电路100与电子电路200之间还连接有存储器控制电路，存储器控制电路利用占空比校准电路100提供的第一时钟信号和第二时钟信号(即一对差分信号)生成控制信号，以控制存储器的运行。
作为另一个示例，电子电路200为射频模块，占空比校准电路100连接至射频模块中的功率放大器，从而第一时钟信号和第二时钟信号被放大至可以驱动功率级电路。
应当理解，本申请不限于此，在另外一些实施例中，电子系统10可以为任意的集成电路。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
1.一种占空比校准电路，其特征在于，包括：
第一输入端和第二输入端，分别接收第一输入信号和第二输入信号，所述第一输入信号与所述第二输入信号为相位相反的方波信号；
第一输出端和第二输出端，分别提供第一时钟信号和第二时钟信号；
第一缓冲器和第一反相器，所述第一缓冲器的输入端与所述第一反相器的输入端共同连接至所述第一输入端；
第二缓冲器和第二反相器，所述第二缓冲器的输入端与所述第二反相器的输入端共同连接至所述第二输入端，
其中，所述第一反相器的输出端和所述第二缓冲器的输出端共同连接至所述第二输出端，所述第二反相器的输出端和所述第一缓冲器的输出端共同连接至所述第一输出端。
2.根据权利要求1所述的占空比校准电路，其特征在于，所述第一缓冲器和所述第二缓冲器的电路结构相同，所述第一反相器和所述第二反相器的电路结构相同。
3.根据权利要求2所述的占空比校准电路，其特征在于，所述第一缓冲器包括级联在所述第一输入端和所述第一输出端之间的第一非门和第二非门，所述第二缓冲器包括级联在所述第二输入端和所述第二输出端之间的第三非门和第四非门。
4.根据权利要求3所述的占空比校准电路，其特征在于，所述第一反相器、所述第二反相器、所述第一非门、所述第二非门、所述第三非门以及所述第四非门的晶体管尺寸一致。
5.根据权利要求1所述的占空比校准电路，其特征在于，所述方波信号的占空比为40％至60％。
6.一种电子系统，其特征在于，包括如权利要求1至5任一项所述的占空比校准电路。
技术总结