本发明涉及电子电力技术领域，特别涉及一种大电流输出电路。
背景技术：
pwm就是脉冲宽度调制，脉冲宽度调制是一种对模拟信号电平进行数字编码的方法，通过高分辨率计数器的使用，方波的占空比被调制用来对一个具体模拟信号的电平进行编码，通过内部计数器定时器产生一连串的不同频率占空比的pwm波形，pwm信号仍然是数字的，传统的pwm恒压电路通常需要采样反馈电路，将输出的pwm波形经过滤波成为一直流信号，将该直流信号与内部基准电压进行比较，比较的输出结果控制计数定时器来改变输出的pwm信号的频率或者占空比。传统的pwm恒压电路往往需要复杂的反馈环路来进行控制，特别是输出滤波的处理，甚至需要在芯片外接电容。
技术实现要素：
本发明提供了一种大电流输出电路，其目的是为了解决传统的pwm恒压电路需要复杂的反馈环路控制及需要外接电容对输出滤波进行采样的问题。
为了达到上述目的，本发明的实施例提供了一种大电流输出电路，包括：
pwm产生模块，所述pwm产生模块的第一输入端与时钟脉冲信号clk电连接，所述pwm产生模块用于产生一个pwm信号；
输出驱动模块，所述输出驱动模块的输入端与所述pwm产生模块的输出端电连接，所述输出驱动模块的第一输出端与vout端电连接，所述输出驱动模块用于驱动负载电阻，产生一个大电流；
采样检测模块，所述采样检测模块的输入端与所述输出驱动模块的第二输出端电连接；
逻辑控制模块，所述逻辑控制模块的输入端与所述采样检测模块的输出端电连接，所述逻辑控制模块的输出端与所述pwm产生模块的第二输入端电连接，所述逻辑控制模块用于控制所述采样检测模块的检测时间点。
其中，所述pwm产生模块包括：
第一电阻，所述第一电阻的第一端与电源端电连接；
第二电阻，所述第二电阻的第一端与所述第一电阻的第二端电连接，所述第二电阻的第二端与接地端电连接；
第一电流源，所述第一电流源的第一端与所述第一电阻的第一端电连接；
第一电容，所述第一电容的负极端与所述第一电流源的第一端电连接，所述第一电容的正极端与所述第一电流源的第二端电连接；
第二电容，所述第二电容的正极端与所述第一电容的正极端电连接，所述第二电容的负极端与接地端电连接；
第一比较器，所述第一比较器的第一输入端与基准电压vbg电连接；
第二比较器，所述第二比较器的第一输入端与所述第一电阻的第二端电连接，所述第二比较器的第二输入端分别与所述第一比较器的第二输入端和所述第一电容的正极端电连接；
rs触发器，所述rs触发器的第一输入端与所述第一比较器的输出端电连接，所述rs触发器的第二输入端与所述第二比较器的输出端电连接；
第一nmos管，所述第一nmos管的漏极端与所述第二电容的正极端电连接，所述第一nmos管的源极端与所述第二电容的负极端电连接；
关闭反馈单元，所述关闭反馈单元的第一端与所述第一nmos管的栅极端电连接，所述关闭反馈单元的第二端与所述rs触发器的第一输入端电连接，所述关闭反馈单元的第三端与所述rs触发器的第二输入端电连接。
其中，所述关闭反馈单元包括：
第一与门，所述第一与门的第一输入端与所述rs触发器的第一输入端电连接，所述第一与门的第二输入端与所述rs触发器的第二输入端电连接；
第一d触发器，所述第一d触发器的第一输入端与电源端电连接，所述第一d触发器的第二输入端与所述第一与门的输出端电连接；
第二nmos管，所述第二nmos管的漏极端与电源端电连接，所述第二nmos管的栅极端与所述第一d触发器的第一输出端电连接；
第三nmos管，所述第三nmos管的源极端与所述第二nmos管的源极端电连接，所述第三nmos管的栅极端与所述第二nmos管的栅极端电连接；
第二电流源，所述第二电流源的第一端与所述第三nmos管的漏极端电连接，所述第二电流源的第二端与接地端电连接；
第三电容，所述第三电容的正极端与所述第三nmos管的源极端电连接，所述第三电容的负极端与接地端电连接；
第一反相器，所述第一反相器的输入端与所述第三电容的正极端电连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端电连接，所述第二反相器的输出端与所述第一d触发器的清零端电连接；
与非门，所述与非门的第一输入端与所述第三nmos管的栅极端电连接，所述与非门的第二输入端与所述第二反相器的输出端电连接；
第三反相器，所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与所述第一nmos管的栅极端电连接。
其中，所述输出驱动模块包括：
第四反相器，所述第四反相器的输入端与所述rs触发器的输出端电连接；
pmos管，所述pmos管的源极端与电源端电连接，所述pmos管的栅极端与所述第四反相器的输出端电连接，所述pmos管的漏极端与vout端电连接。
其中，所述采样检测模块包括：
第三比较器，所述第三比较器的第一输入端与所述pmos管的漏极端电连接，所述第三比较器的第二输入端与基准电压vref1电连接；
第三电阻，所述第三电阻的第一端与所述第三比较器的第一输入端电连接；
第四电阻，所述第四电阻的第一端与所述第三电阻的第二端电连接，所述第四电阻的第二端与接地端电连接；
第四比较器，所述第四比较器的第一输入端与所述第四电阻的第一端电连接，所述第四比较器的第二输入端与基准电压vref2电连接；
第五电阻，所述第五电阻的第一端与所述pmos管的源极端电连接；
第六电阻，所述第六电阻的第一端与所述第五电阻的第二端电连接，所述第六电阻的第二端与接地端电连接；
第五比较器，所述第五比较器的第一输入端与所述第六电阻的第一端电连接，所述第五比较器的第二输入端与基准电压vref3电连接。
其中，所述逻辑控制模块包括：
第二d触发器，所述第二d触发器的第二输入端与时钟脉冲信号clk电连接，所述第二d触发器的清零端与使能信号en电连接；
第三d触发器，所述第三d触发器的第一输入端与所述第三d触发器的第二输出端电连接，所述第三d触发器的第二输入端与所述第二d触发器的第二输出端电连接，所述第三d触发器的清零端与所述第二d触发器的清零端电连接；
第四d触发器，所述第四d触发器的第一输入端与所述第四d触发器的第二输出端电连接，所述第四d触发器的第二输入端与所述第三d触发器的第二输出端电连接，所述第四d触发器的清零端与所述第三d触发器的清零端电连接；
第五d触发器，所述第五d触发器的第一输入端与所述第五d触发器的第二输出端电连接，所述第五d触发器的第二输入端与所述第四d触发器的第二输出端电连接，所述第五d触发器的清零端与所述第四d触发器的清零端电连接；
第二与门，所述第二与门的第一输入端与所述第二d触发器的第二输出端电连接，所述第二与门的第二输入端与所述第五d触发器的第二输出端电连接，所述第二与门的输出端与所述第二d触发器的第一输入端电连接；
第六d触发器，所述第六d触发器的第一输入端与所述第三比较器的输出端电连接，所述第六d触发器的第二输入端与第二与门的第二输入端电连接，所述第六d触发器的清零端与所述第五触发器的清零端电连接；
第七d触发器，所述第七d触发器的第一输入端与所述第四比较器的输出端电连接，所述第七d触发器的第二输入端与所述第六d触发器的第二输入端电连接，第七d触发器的清零端与所述第六d触发器的清零端电连接；
第八d触发器，所述第八d触发器的第一输入端与所述第五比较器的输出端电连接，所述第八d触发器的清零端与所述第七d触发器的第二输入端电连接；
第九d触发器，所述第九d触发器的第一输入端与所述第八d触发器的第二输入端电连接，所述第九d触发器的清零端与所述第四反相器的输入端电连接，所述第九d触发器的第二输出端与所述第八d触发器的第二输入端电连接；
第五反相器，所述第五反相器的输入端与所述第二d触发器的第二输入端电连接，所述第五反相器的输出端与所述第九d触发器的第二输入端电连接；
第三与门，所述第三与门的第一输入端与所述第六d触发器的第二输出端电连接，所述第三与门的第二输入端与所述第七d触发器的第二输出端电连接；
第四与门，所述第四与门的第一输入端与所述第三与门的输出端电连接，所述第四与门的第二输入端与所述第八d触发器的第一输出端电连接，所述第四与门的输出端输出信号en_pwm。
本发明的上述方案有如下的有益效果：
本发明的上述实施例所述的大电流输出电路，pwm信号的频率或者占空比由模拟电路控制，可以连续变化，pwm信号的频率或者占空比与电源电压直接相关，通过所述第一电容和所述第二电容的充电电压与基准电压vbg和电源电压的分压比例来决定输出电压的大小，所述第一电容和所述第二电容的大小比例与电源电压分压比例相同，解决了在pwm信号低电平的时候由于导线电阻产生的压降引起的pwm输出电压变大的问题，特别适用于大功率输出应用场合，不需要反馈环路控制，不需要对输出pwm信号进行采样。
附图说明
图1为本发明的结构框图；
图2为本发明的pwm产生模块的具体电路图；
图3为本发明的输出驱动模块、采样检测模块和逻辑控制模块的具体电路图。
【附图标记说明】
1-pwm产生模块；2-输出驱动模块；3-采样检测模块；4-逻辑控制模块；5-第一电阻；6-第二电阻；7-第一电流源；8-第一电容；9-第二电容；10-第一比较器；11-第二比较器；12-rs触发器；13-第一nmos管；14-关闭反馈单元；15-第一与门；16-第一d触发器；17-第二nmos管；18-第三nmos管；19-第二电流源；20-第三电容；21-第一反相器；22-第二反相器；23-与非门；24-第三反相器；25-第四反相器；26-pmos管；27-第三比较器；28-第三电阻；29-第四电阻；30-第四比较器；31-第五电阻；32-第六电阻；33-第五比较器；34-第二d触发器；35-第三d触发器；36-第四d触发器；37-第五d触发器；38-第二与门；39-第六d触发器；40-第七d触发器；41-第八d触发器；42-第九d触发器；43-第五反相器；44-第三与门；45-第四与门。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有的pwm恒压电路需要复杂的反馈环路控制及需要外接电容对输出滤波进行采样的问题，提供了一种大电流输出电路。
如图1至图3所示，本发明的实施例提供了一种大电流输出电路，包括：pwm产生模块1，所述pwm产生模块1的第一输入端与时钟脉冲信号clk电连接，所述pwm产生模块1用于产生一个pwm信号；输出驱动模块2，所述输出驱动模块2的输入端与所述pwm产生模块1的输出端电连接，所述输出驱动模块2的第一输出端与vout端电连接，所述输出驱动模块2用于驱动负载电阻，产生一个大电流；采样检测模块3，所述采样检测模块3的输入端与所述输出驱动模块2的第二输出端电连接；逻辑控制模块4，所述逻辑控制模块4的输入端与所述采样检测模块3的输出端电连接，所述逻辑控制模块4的输出端与所述pwm产生模块1的第二输入端电连接，所述逻辑控制模块4用于控制所述采样检测模块3的检测时间点。
其中，所述pwm产生模块1包括：第一电阻5，所述第一电阻5的第一端与电源端电连接；第二电阻6，所述第二电阻6的第一端与所述第一电阻5的第二端电连接，所述第二电阻6的第二端与接地端电连接；第一电流源7，所述第一电流源7的第一端与所述第一电阻5的第一端电连接；第一电容8，所述第一电容8的负极端与所述第一电流源7的第一端电连接，所述第一电容8的正极端与所述第一电流源7的第二端电连接；第二电容9，所述第二电容9的正极端与所述第一电容8的正极端电连接，所述第二电容9的负极端与接地端电连接；第一比较器10，所述第一比较器10的第一输入端与基准电压vbg电连接；第二比较器11，所述第二比较器11的第一输入端与所述第一电阻5的第二端电连接，所述第二比较器11的第二输入端分别与所述第一比较器10的第二输入端和所述第一电容8的正极端电连接；rs触发器12，所述rs触发器12的第一输入端与所述第一比较器10的输出端电连接，所述rs触发器12的第二输入端与所述第二比较器11的输出端电连接；第一nmos管13，所述第一nmos管13的漏极端与所述第二电容9的正极端电连接，所述第一nmos管13的源极端与所述第二电容9的负极端电连接；关闭反馈单元14，所述关闭反馈单元14的第一端与所述第一nmos管13的栅极端电连接，所述关闭反馈单元14的第二端与所述rs触发器12的第一输入端电连接，所述关闭反馈单元14的第三端与所述rs触发器12的第二输入端电连接。
其中，所述关闭反馈单元14包括：第一与门15，所述第一与门15的第一输入端与所述rs触发器12的第一输入端电连接，所述第一与门15的第二输入端与所述rs触发器12的第二输入端电连接；第一d触发器16，所述第一d触发器16的第一输入端与电源端电连接，所述第一d触发器16的第二输入端与所述第一与门15的输出端电连接；第二nmos管17，所述第二nmos管17的漏极端与电源端电连接，所述第二nmos管17的栅极端与所述第一d触发器16的第一输出端电连接；第三nmos管18，所述第三nmos管18的源极端与所述第二nmos管17的源极端电连接，所述第三nmos管18的栅极端与所述第二nmos管17的栅极端电连接；第二电流源19，所述第二电流源19的第一端与所述第三nmos管18的漏极端电连接，所述第二电流源19的第二端与接地端电连接；第三电容20，所述第三电容20的正极端与所述第三nmos管18的源极端电连接，所述第三电容20的负极端与接地端电连接；第一反相器21，所述第一反相器21的输入端与所述第三电容20的正极端电连接；第二反相器22，所述第二反相器22的输入端与所述第一反相器21的输出端电连接，所述第二反相器22的输出端与所述第一d触发器16的清零端电连接；与非门23，所述与非门23的第一输入端与所述第三nmos管18的栅极端电连接，所述与非门23的第二输入端与所述第二反相器22的输出端电连接；第三反相器24，所述第三反相器24的输入端与所述与非门23的输出端电连接，所述第三反相器24的输出端与所述第一nmos管13的栅极端电连接。
本发明的上述实施例所述的大电流输出电路，主要由所述pwm产生模块1、输出驱动模块2、所述采样检测模块3和所述逻辑控制模块4构成，所述pwm产生模块1主要产生一个占空比与电源电压有关的pwm信号，pwm信号频率的平均电压与电源电压无关，保证了输出功率不随电源电压变化，维持恒定。所述pwm产生模块1的工作原理：一个恒定的所述第一电流源7对所述第一电容8和所述第二电容9进行充放电，所述第一电容8的正极端与所述第二电容9的正极端相连接，所述第一电容8和所述第二电容9的充电电压近似为一个线性上升的直线，所述第一电容8和所述第二电容9的充电电压与一个基准电压vbg和一个电源电压的分压进行比较，通过所述rs触发器12与fb反馈逻辑电路，产生一个占空比与电源电压相关的pwm信号，基准电压为vbg，电源电压的分压为a*vdd，则占空比d＝vbg/a*vdd，输出电压vout≈d*vdd＝vbg/a，即输出电压近似为一个恒定的电压。所述关闭反馈单元14，控制pwm的死区时间，当所述第一比较器10的输出端v1与所述第二比较器11的输出端v2都为高电平时，此时进入pwm死区时间，死区时间可以通过调整所述第二电流源19的大小来控制，调整死区时间可以微调整pwm平均电压的大小，增强了电路的健壮性。通过恒定的所述第一电流源7对所述第一电容8和所述第二电容9充电，所述第一电容8和所述第二电容9的充电电压与基准电压vbg和电源电压分压进行比较产生pwm信号，所述第一电容8和所述第二电容9的大小比例与电源电压分压比例一致，输出电压恒定且与电源电压无关，pwm输出电压通过调节死区时间，消除所述pmos管26导通电阻的影响，同时也可以微调整pwm输出电压的大小，从而调节输出功率。
其中，所述输出驱动模块2包括：第四反相器25，所述第四反相器25的输入端与所述rs触发器12的输出端电连接；pmos管26，所述pmos管26的源极端与电源端电连接，所述pmos管26的栅极端与所述第四反相器25的输出端电连接，所述pmos管26的漏极端与vout端电连接。
本发明的上述实施例所述的大电流输出电路，所述输出驱动模块2产生一个大电流，为电流源，所述输出驱动模块2的工作原理：所述输出驱动模块2主要是驱动负载电阻，产生一个很大的电流，通常几安培。输出驱动主要是所述pmos管26产生，在pwm信号为高电平时，所述pmos管26的导通电阻非常小，通常只有几十mω，可以将输出上拉至与vdd电压相等，通常所述pmos管26尺寸非常大，故需要比较大的驱动电路去驱动所述pmos管26。
其中，所述采样检测模块3包括：第三比较器27，所述第三比较器27的第一输入端与所述pmos管26的漏极端电连接，所述第三比较器27的第二输入端与基准电压vref1电连接；第三电阻28，所述第三电阻28的第一端与所述第三比较器27的第一输入端电连接；第四电阻29，所述第四电阻29的第一端与所述第三电阻28的第二端电连接，所述第四电阻29的第二端与接地端电连接；第四比较器30，所述第四比较器30的第一输入端与所述第四电阻29的第一端电连接，所述第四比较器30的第二输入端与基准电压vref2电连接；第五电阻31，所述第五电阻31的第一端与所述pmos管26的源极端电连接；第六电阻32，所述第六电阻32的第一端与所述第五电阻31的第二端电连接，所述第六电阻32的第二端与接地端电连接；第五比较器33，所述第五比较器33的第一输入端与所述第六电阻32的第一端电连接，所述第五比较器33的第二输入端与基准电压vref3电连接。
本发明的上述实施例所述的大电流输出电路，所述采样检测模块3主要是对负载进行开路、短路和过流检测，先对负载实施一个小的检测电流，如果检测到开路或者短路状态，则不对负载输出大电流，如果检测到负载在正常的范围内，则输出大电流，以达到保护的目的。所述采样检测模块3的工作原理：所述采样检测模块3分为开路检测、短路检测和过流检测，在输出大电流之前，先在负载上加一个小的电流，通常是100ma左右，通过所述第三电阻28和所述第四电阻29分压，通过所述第四比较器30采样输出电压，检测采样电压的大小，如果大于基准电压vref2，则认为负载开路，如果小于基准电压vref2，则认为负载不是开路状态；短路检测通过所述第三比较器27比较输出电压和基准电压vref1，如果输出电压小于基准电压vref1，则认为负载短路；如果输出电压大于基准电压vref1，则认为负载不是短路状态。当负载大小在正常范围内，下一步将输出大电流，当输出大电流后，经过一段时间，将对输出电流进行采样，为了节约成本，同样采用所述第五电阻31和所述第六电阻32分压，通过所述第五比较器33对输出电压进行采样，根据所述pmos管26的特性，可以采用比例为13/14的电阻分压比对输出电压进行采样，即使电源电压在一定范围内变化，过流检测的电流阈值也基本不变。
其中，所述逻辑控制模块4包括：第二d触发器34，所述第二d触发器34的第二输入端与时钟脉冲信号clk电连接，所述第二d触发器34的清零端与使能信号en电连接；第三d触发器35，所述第三d触发器35的第一输入端与所述第三d触发器35的第二输出端电连接，所述第三d触发器35的第二输入端与所述第二d触发器34的第二输出端电连接，所述第三d触发器35的清零端与所述第二d触发器34的清零端电连接；第四d触发器36，所述第四d触发器36的第一输入端与所述第四d触发器36的第二输出端电连接，所述第四d触发器36的第二输入端与所述第三d触发器35的第二输出端电连接，所述第四d触发器36的清零端与所述第三d触发器35的清零端电连接；第五d触发器37，所述第五d触发器37的第一输入端与所述第五d触发器37的第二输出端电连接，所述第五d触发器37的第二输入端与所述第四d触发器36的第二输出端电连接，所述第五d触发器37的清零端与所述第四d触发器36的清零端电连接；第二与门38，所述第二与门38的第一输入端与所述第二d触发器34的第二输出端电连接，所述第二与门38的第二输入端与所述第五d触发器37的第二输出端电连接，所述第二与门38的输出端与所述第二d触发器34的第一输入端电连接；第六d触发器39，所述第六d触发器39的第一输入端与所述第三比较器27的输出端电连接，所述第六d触发器39的第二输入端与第二与门38的第二输入端电连接，所述第六d触发器39的清零端与所述第五触发器的清零端电连接；第七d触发器40，所述第七d触发器40的第一输入端与所述第四比较器30的输出端电连接，所述第七d触发器40的第二输入端与所述第六d触发器39的第二输入端电连接，第七d触发器40的清零端与所述第六d触发器39的清零端电连接；第八d触发器41，所述第八d触发器41的第一输入端与所述第五比较器33的输出端电连接，所述第八d触发器41的清零端与所述第七d触发器40的第二输入端电连接；第九d触发器42，所述第九d触发器42的第一输入端与所述第八d触发器41的第二输入端电连接，所述第九d触发器42的清零端与所述第四反相器25的输入端电连接，所述第九d触发器42的第二输出端与所述第八d触发器41的第二输入端电连接；第五反相器43，所述第五反相器43的输入端与所述第二d触发器34的第二输入端电连接，所述第五反相器43的输出端与所述第九d触发器42的第二输入端电连接；第三与门44，所述第三与门44的第一输入端与所述第六d触发器39的第二输出端电连接，所述第三与门44的第二输入端与所述第七d触发器40的第二输出端电连接；第四与门45，所述第四与门45的第一输入端与所述第三与门44的输出端电连接，所述第四与门45的第二输入端与所述第八d触发器41的第一输出端电连接，所述第四与门45的输出端输出信号en_pwm。
本发明的上述实施例所述的大电流输出电路，所述逻辑控制模块4主要是控制所述采样检测模块3和保护，以及突发状况的处理。所述逻辑控制模块4的工作原理：主要是控制所述采样检测模块3的检测时间点，并且在发生检测有效时，保持状态，直到所述输出驱动模块2被关闭。同时所述第二d触发器34、所述第三d触发器35、所述第四d触发器36、所述第五d触发器37和所述第二与门38组成定时器，定时120ms，即输出一个小的检测电流的持续时间为120ms，定时结束时，clk_sample信号产生一个上升沿，进行开路检测与短路检测。过流检测每次的检测时间点是在pwm信号为高电平后的1～2个采样时间，这样可以避免在输出高电平的瞬间的电压或者电流的尖峰毛刺的影响，避免检测错误。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
1.一种大电流输出电路，其特征在于，包括：
pwm产生模块，所述pwm产生模块的第一输入端与时钟脉冲信号clk电连接，所述pwm产生模块用于产生一个pwm信号；
输出驱动模块，所述输出驱动模块的输入端与所述pwm产生模块的输出端电连接，所述输出驱动模块的第一输出端与vout端电连接，所述输出驱动模块用于驱动负载电阻，产生一个大电流；
采样检测模块，所述采样检测模块的输入端与所述输出驱动模块的第二输出端电连接；
逻辑控制模块，所述逻辑控制模块的输入端与所述采样检测模块的输出端电连接，所述逻辑控制模块的输出端与所述pwm产生模块的第二输入端电连接，所述逻辑控制模块用于控制所述采样检测模块的检测时间点。
2.根据权利要求1所述的大电流输出电路，其特征在于，所述pwm产生模块包括：
第一电阻，所述第一电阻的第一端与电源端电连接；
第二电阻，所述第二电阻的第一端与所述第一电阻的第二端电连接，所述第二电阻的第二端与接地端电连接；
第一电流源，所述第一电流源的第一端与所述第一电阻的第一端电连接；
第一电容，所述第一电容的负极端与所述第一电流源的第一端电连接，所述第一电容的正极端与所述第一电流源的第二端电连接；
第二电容，所述第二电容的正极端与所述第一电容的正极端电连接，所述第二电容的负极端与接地端电连接；
第一比较器，所述第一比较器的第一输入端与基准电压vbg电连接；
第二比较器，所述第二比较器的第一输入端与所述第一电阻的第二端电连接，所述第二比较器的第二输入端分别与所述第一比较器的第二输入端和所述第一电容的正极端电连接；
rs触发器，所述rs触发器的第一输入端与所述第一比较器的输出端电连接，所述rs触发器的第二输入端与所述第二比较器的输出端电连接；
第一nmos管，所述第一nmos管的漏极端与所述第二电容的正极端电连接，所述第一nmos管的源极端与所述第二电容的负极端电连接；
关闭反馈单元，所述关闭反馈单元的第一端与所述第一nmos管的栅极端电连接，所述关闭反馈单元的第二端与所述rs触发器的第一输入端电连接，所述关闭反馈单元的第三端与所述rs触发器的第二输入端电连接。
3.根据权利要求2所述的大电流输出电路，其特征在于，所述关闭反馈单元包括：
第一与门，所述第一与门的第一输入端与所述rs触发器的第一输入端电连接，所述第一与门的第二输入端与所述rs触发器的第二输入端电连接；
第一d触发器，所述第一d触发器的第一输入端与电源端电连接，所述第一d触发器的第二输入端与所述第一与门的输出端电连接；
第二nmos管，所述第二nmos管的漏极端与电源端电连接，所述第二nmos管的栅极端与所述第一d触发器的第一输出端电连接；
第三nmos管，所述第三nmos管的源极端与所述第二nmos管的源极端电连接，所述第三nmos管的栅极端与所述第二nmos管的栅极端电连接；
第二电流源，所述第二电流源的第一端与所述第三nmos管的漏极端电连接，所述第二电流源的第二端与接地端电连接；
第三电容，所述第三电容的正极端与所述第三nmos管的源极端电连接，所述第三电容的负极端与接地端电连接；
第一反相器，所述第一反相器的输入端与所述第三电容的正极端电连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端电连接，所述第二反相器的输出端与所述第一d触发器的清零端电连接；
与非门，所述与非门的第一输入端与所述第三nmos管的栅极端电连接，所述与非门的第二输入端与所述第二反相器的输出端电连接；
第三反相器，所述第三反相器的输入端与所述与非门的输出端电连接，所述第三反相器的输出端与所述第一nmos管的栅极端电连接。
4.根据权利要求3所述的大电流输出电路，其特征在于，所述输出驱动模块包括：
第四反相器，所述第四反相器的输入端与所述rs触发器的输出端电连接；
pmos管，所述pmos管的源极端与电源端电连接，所述pmos管的栅极端与所述第四反相器的输出端电连接，所述pmos管的漏极端与vout端电连接。
5.根据权利要求4所述的大电流输出电路，其特征在于，所述采样检测模块包括：
第三比较器，所述第三比较器的第一输入端与所述pmos管的漏极端电连接，所述第三比较器的第二输入端与基准电压vref1电连接；
第三电阻，所述第三电阻的第一端与所述第三比较器的第一输入端电连接；
第四电阻，所述第四电阻的第一端与所述第三电阻的第二端电连接，所述第四电阻的第二端与接地端电连接；
第四比较器，所述第四比较器的第一输入端与所述第四电阻的第一端电连接，所述第四比较器的第二输入端与基准电压vref2电连接；
第五电阻，所述第五电阻的第一端与所述pmos管的源极端电连接；
第六电阻，所述第六电阻的第一端与所述第五电阻的第二端电连接，所述第六电阻的第二端与接地端电连接；
第五比较器，所述第五比较器的第一输入端与所述第六电阻的第一端电连接，所述第五比较器的第二输入端与基准电压vref3电连接。
6.根据权利要求5所述的大电流输出电路，其特征在于，所述逻辑控制模块包括：
第二d触发器，所述第二d触发器的第二输入端与时钟脉冲信号clk电连接，所述第二d触发器的清零端与使能信号en电连接；
第三d触发器，所述第三d触发器的第一输入端与所述第三d触发器的第二输出端电连接，所述第三d触发器的第二输入端与所述第二d触发器的第二输出端电连接，所述第三d触发器的清零端与所述第二d触发器的清零端电连接；
第四d触发器，所述第四d触发器的第一输入端与所述第四d触发器的第二输出端电连接，所述第四d触发器的第二输入端与所述第三d触发器的第二输出端电连接，所述第四d触发器的清零端与所述第三d触发器的清零端电连接；
第五d触发器，所述第五d触发器的第一输入端与所述第五d触发器的第二输出端电连接，所述第五d触发器的第二输入端与所述第四d触发器的第二输出端电连接，所述第五d触发器的清零端与所述第四d触发器的清零端电连接；
第二与门，所述第二与门的第一输入端与所述第二d触发器的第二输出端电连接，所述第二与门的第二输入端与所述第五d触发器的第二输出端电连接，所述第二与门的输出端与所述第二d触发器的第一输入端电连接；
第六d触发器，所述第六d触发器的第一输入端与所述第三比较器的输出端电连接，所述第六d触发器的第二输入端与第二与门的第二输入端电连接，所述第六d触发器的清零端与所述第五触发器的清零端电连接；
第七d触发器，所述第七d触发器的第一输入端与所述第四比较器的输出端电连接，所述第七d触发器的第二输入端与所述第六d触发器的第二输入端电连接，第七d触发器的清零端与所述第六d触发器的清零端电连接；
第八d触发器，所述第八d触发器的第一输入端与所述第五比较器的输出端电连接，所述第八d触发器的清零端与所述第七d触发器的第二输入端电连接；
第九d触发器，所述第九d触发器的第一输入端与所述第八d触发器的第二输入端电连接，所述第九d触发器的清零端与所述第四反相器的输入端电连接，所述第九d触发器的第二输出端与所述第八d触发器的第二输入端电连接；
第五反相器，所述第五反相器的输入端与所述第二d触发器的第二输入端电连接，所述第五反相器的输出端与所述第九d触发器的第二输入端电连接；
第三与门，所述第三与门的第一输入端与所述第六d触发器的第二输出端电连接，所述第三与门的第二输入端与所述第七d触发器的第二输出端电连接；
第四与门，所述第四与门的第一输入端与所述第三与门的输出端电连接，所述第四与门的第二输入端与所述第八d触发器的第一输出端电连接，所述第四与门的输出端输出信号en_pwm。
技术总结