本发明涉及数字或数模混合集成电路，特别是涉及亚稳态检测装置和方法、adc电路。
背景技术：
在数字或数模混合集成电路中，触发器作为一种高速的存贮记忆元件，广泛地运用于当代it硬件电路与系统中。为实现对输入数据的可靠存贮，要求输入数据在时钟上升沿前后的建立时间和保持时间区域保持恒定。在同步系统中，如果触发器的建立/保持时间不满足，就可能产生亚稳态，此时触发器输出端q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端d的值。
传统的，可通过设置一个和时钟频率相同的检测器才检测触发器的亚稳态，其检测器的设计复杂、成本高。
技术实现要素：
基于此，有必要针对上述问题，提供一种亚稳态检测装置和方法、adc电路，可以简化检测装置的结构、成本低。
一种亚稳态检测装置，包括：
延迟单元，用于接收同步信号，并对所述同步信号进行延迟；
第一触发器单元，包括第一时钟输入端、第一数据输入端和第一数据输出端，其中，所述第一时钟输入端用于接收时钟信号；所述第一数据输入端与所述延迟单元连接，用于接收经延迟后的同步信号；
第二触发器单元，包括第二时钟输入端、第二数据输入端和第二数据输出端，其中，所述第二时钟输入端分别与所述延迟单元、第一数据输入端连接，用于接收经延迟后的同步信号；所述第二数据输入端与所述第一时钟输入端连接，用于接收所述时钟信号；所述第二数据输出端用于输出与经延迟后的同步信号同步的目标时钟信号；
处理模块，与所述第二数据输出端连接，用于接收所述目标时钟信号，并根据所述目标时钟信号检测所述第一触发器单元的亚稳态。
在其中一个实施例中，所述第一触发器单元和所述第二触发单元均为d触发器。
在其中一个实施例中，所述第一触发器单元包括第一反相器和第一jk触发器，所述第一jk触发器的j端经所述第一反相器与所述第一jk触发器的k端连接；
所述第二触发器单元包括第二反相器和第二jk触发器，所述第二jk触发器的j端连接经所述第二反相器与所述第二jk触发器的k端。
在其中一个实施例中，所述处理模块包括：
读取单元，与所述第二数据输出端连接，用于读取所述目标时钟信号；
控制器，分别与所述读取单元、延迟单元连接，用于检测所述目标时钟信号的亚稳态，并根据所述目标时钟信号获取用于校准所述亚稳态的校准延迟值，还用于控制所述延迟单元以所述校准延迟值来延迟所述同步信号。
本申请还提供一种adc电路，包括：如上述的亚稳态检测装置。
在其中一个实施例中，adc电路，还包括：
时钟模块，用于输出时钟信号；
同步信号模块，用于输出同步信号；
其中，
所述延迟单元的输入端与所述同步信号模块连接，所述延迟单元的输出端分别与所述第一数据输入端、第二时钟端连接；所述第一时钟输入端、所述第二数据输入端、所述第一数据输出端分别与所述时钟产生模块连接。
本申请还提供一种亚稳态检测方法，所述检测方法应用于亚稳态检测装置，所述亚稳态检测装置包括延迟单元、第一触发器单元和第二触发器单元，所述第一触发器单元的时钟输入端与第二触发器单元的数据输入端连接，均用于接收时钟信号，所述第一触发器单元的数据输入端与第二触发器单元的时钟输入端分别与所述延迟单元连接，均用于接收经延迟处理后的同步信号；其中，所述方法包括：
控制所述延迟单元按照预设延迟值对接收的同步信号进行延迟；
在每一所述延迟值下对应记录所述第二触发器单元输出的目标时钟信号；
根据记录的所述延迟值与所述目标时钟信号的对应关系，检测所述第一触发器单元的亚稳态。
在其中一个实施例中，所述根据记录的所述延迟值与所述目标时钟信号的对应关系，检测所述第一触发器单元的亚稳态，包括：
当经延迟后的所述同步信号的上升沿/或下降沿作为触发沿输入至所述第二触发器单元时，记录所述第二触发器单元输出的所述目标时钟信号；
根据记录的所述目标时钟信号获取位于建立/保持时间窗口的延迟值；
将位于建立/保持时间窗口的延迟值对应输出的所述时钟信号作为所述第一触发器单元的亚稳态。
在其中一个实施例中，所述方法还包括：对所述第一触发器单元的亚稳态进行校准。
在其中一个实施例中，所述对所述第一触发器单元的亚稳态进行校准，包括：
根据记录的所述目标时钟信号获取位于由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”的窗口的延迟值；
将位于由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”窗口的延迟值作为校准值；
控制所述延迟单元以所述校准值来延迟所述同步信号。
上述亚稳态检测装置和方法、adc电路，将第二触发器单元的第二数据输入端与第一触发器单元的第一时钟输入端连接，第二触发器单元的第二时钟输入端与第一触发器单元的第一数据输入端连接，即可将第二触发器单元的第二数据输出端作为第一触发器单元的亚稳态检测端，以检测第一触发器单元的亚稳态，其结构简单、检测精度高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为一个实施例中亚稳态检测装置的电路示意图；
图2为一个实施例中亚稳态检测装置涉及的时序图；
图3为另一个实施例中亚稳态检测装置的电路示意图；
图4为一个实施例中adc电路的电路示意图；
图5为另一个实施例中adc电路的电路示意图；
图6为一个实施例中亚稳态检测方法的流程示意图；
图7为一个实施例中对所述第一触发器单元的亚稳态进行校准的流程示意图。
具体实施方式
为了便于理解本发明，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，附图中给出了本发明的较佳实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
如图1所示，本申请实施例提供一种亚稳态检测装置。在其中一个实施例中，亚稳态检测装置包括：延迟单元110、第一触发器单元120、第二触发器单元130和处理模块140。
其中，延迟单元110的输入端用于接收同步(sync)信号1a。该延迟单元110接收该同步信号1a，并能够对该同步信号1a进行延迟处理。其中，延迟单元110可以对接收的同步信号1a进行相应的延迟。
在其中一个实施例中，延迟单元110可包括寄存器或计数器等。在本申请实施例中，延迟单元110可为寄存器，将其称为dsync。可将寄存器的控制位设置为<m-1:0>，其中，m表示寄存器控制位数，<m-1:0>表示有m个控制位，总共有2^m种寄存器值。当控制值为0时，延迟单元110对同步信号1a进行的延迟处理的延迟值为td<1>；当控制值为1时，延迟单元110对同步信号1a进行的延迟处理的延迟值为td<2>，以此类推，当控制值为m-1时，延迟单元110对同步信号1a进行的延迟处理的延迟值为td<m>。同时，延迟单元110对同步信号1a进行的延迟处理的各个延迟值按照预设步进设置，其中，延迟值td<1>小于延迟值td<2>，延迟值td<2>小于延迟值td<3>。例如，td<1><td<2><…<td<m-1><td<m>。
需要说明的是，任意相邻两个延迟值的差值均相等。也即，td<2>-td<1>＝td<m>-td<m-1>。可选的，任意相邻两个延迟值的差值也可以不相等，在本发明中，对相邻两个延迟值的差值不做进一步的限定。
第一触发器单元120，包括第一时钟输入端、第一数据输入端和第一数据输出端。第二触发器单元130，包括第二时钟输入端、第二数据输入端和第二数据输出端。第一触发器单元120的第一时钟输入端、第二触发器单元130的第二数据输入端连接，均用于接收时钟信号1b。第一触发器单元120的第一数据输入端、第二触发器单元130的第二时钟输入端均与延迟单元110连接，均用于接收经延迟单元110延迟处理后的同步信号1a。
其中，第一触发器单元120能够将经延迟处理后的同步信号1a与时钟信号1b进行同步以使得第一数据输出端输出与所述时钟信号1b同步的目标同步信号1d。
由于第二触发器单元130的第二数据输入端与第一触发器单元120的第一时钟输入端连接，第二触发器单元130的第二时钟输入端与第一触发器单元120的第一数据输入端连接，可以将同步信号1a作为采样时钟，时钟信号1b作为数据信号来使用，也即可以用低频的同步信号1a来采样高频的时钟信号1b，使得该第二触发器单元130的第二数据输出端能够输出与经延迟后的同步信号1a同步的目标时钟信号1c以恢复时钟信号1b，即可将第二触发器单元130的第二数据输出端作为亚稳态检测端。
处理模块140，与所述第二数据输出端连接，用于接收所述目标时钟信号1c，并根据所述目标时钟信号1c检测所述第一触发器单元120的亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口，如果触发器数据输入端口上的数据信号在这个时间窗口内发生变化(或者数据更新)，那么就会产生时序违规，也就出现了亚稳态。
示例性的，当延迟单元110对同步信号1a进行延迟处理时，处理模块140可在每个延迟值下，对应获取第二触发器单元130的第二数据输出端输出的目标时钟信号1b的电平信号，可对应记录延时值(如图2中的td<1>，td<2>，…，<td<14>)和第二数据输出端输出的目标时钟信号1c的电平信号(如图2中的p401，p402，p403，…，p414等等)。当经延迟单元110延迟处理后的同步信号1a的上升沿作为第二触发器单元130的触发沿时，可以获取目标时钟信号1c与延迟值的对应关系，根据该对应关系就可以检测出第一触发器单元120出现亚稳态的点。如图2所示，p407和p414是最可能出现亚稳态的点，即当延时值为td<7>、td<14>时，第一触发器单元120最有可能出现亚稳态。
在本申请实施例中，通过设置额外的一个第二触发器单元130，该第二触发器单元130的第二数据输入端与第一触发器单元120的第一时钟输入端连接，第二触发器单元130的第二时钟输入端与第一触发器单元120的第一数据输入端连接，即可将第二触发器单元130的第二数据输出端作为第一触发器单元120的亚稳态检测端，以检测第一触发器单元120的亚稳态，其结构简单且检测精度高。
在其中一个实施例中，第一触发器单元120和第二触发器单元130均为d触发器。d触发器包括3个数据端口，分别为d、q和clk，其中，d是数据输入端，q是数据输出端，clk是时钟输入端。d触发器的数据输入端d可作为第一触发器单元120的第一数据输入端，也可作为第二触发器单元130的第二数据输入端；d触发器的数据输出端q可作为第一触发器单元120的第一数据输出端，也可作为第二触发器单元130的第二数据输出端；d触发器的时钟输入端clk可作为第一触发器单元120的第一时钟输入端，也可作为第二触发器单元130的第二时钟输入端。
如图3所示，在其中一个实施例中，所述第一触发器单元120包括第一反相器121和第一jk触发器122，所述第一jk触发器122的j端经所述第一反相器121与所述第一jk触发器122的k端连接；其中，所述第一jk触发器122的时钟端作为所述第一触发器单元120的第一时钟输入端，所述第一jk触发器122的j端与所述第一反相器121的公共连接端作为所述第一触发器单元120的第一数据输入端。
所述第二触发器单元130包括第二反相器131和第二jk触发器132，所述第二jk触发器132的j端经所述第二反相器131与所述第二jk触发器132的k端连接；其中，所述第二jk触发器132的时钟端作为所述第二触发器单元130的第二时钟输入端，所述第二jk触发器132的j端与所述第二反相器131的公共连接端作为所述第二触发器单元130的第二数据输入端。也即，第二jk触发器132的数据输出端q可作为第一jk触发器122的亚稳态检测端，以检测第一jk触发器122的亚稳态。
本实施例可采用jk触发器和反相器来构成d触发器，进而来实现亚稳态检测的功能，其具体实现方式与前述实施例的实现方式相同，在此，不在一一赘述。
需要说明的是，第一触发器单元120和第二触发器单元130的结构组成相同，这样才能够保证第一触发器单元120、第二触发器单元130输出信号的状态相同。
在其中一个实施例中，所述处理模块140包括读取单元和控制器。其中，读取单元，与第二触发器单元130的第二数据输出端连接，用于读取第二触发器单元130输出的所述目标时钟信号1c。示例性的，该读取单元可以为spi读取模块，可以将第二触发器单元130输出的目标时钟信号1c读取至控制器进行处理。
控制器，分别与所述读取单元、延迟单元110连接，用于检测所述第一触发器单元120的亚稳态。示例性的，该控制器可以为外部设备的cpu、mcu、fpga等能够处理该目标时钟信号1c的处理器。
进一步的，该控制器还能够根据所述目标时钟信号1c获取用于校准所述亚稳态的校准延迟值，还用于控制所述延迟单元110以所述校准延迟值来延迟所述同步信号1a。示例性的，参考图2，p407(p414)为第一触发器单元120的亚稳态点，在离两个亚稳态点p407和p414之间最远的点就是其中点p410了，同理，p403也是离亚稳态p407最远的点，也可理解为余量最大的点，可将该余量最大的点p403或p410作为校准延迟值。
可选的，该控制器可根据该第二数据输出端输出的目标时钟信号1c的电平信号(如图2中的p401，p402，p403，…，p414等等)，筛选出由逻辑“1”变为逻辑“0”的位置(p403或p410)所对应的延迟值作为校准延迟值。
在其中一个实施例中，控制器可将该延迟单元110的控制位<m-1:0>设置为固定的校准延迟值，以使该延迟单元110以所述校准延迟值来延迟所述同步信号1a。
本实施例中，亚稳态检测装置还可以对应获取校正延迟值，并根据该校准延迟值来对该第一触发器单元120的亚稳态进行校准，以消除该第一触发器单元120的亚稳态，进而提高第一触发器单元120的性能。
上述实施例中的亚稳态检测装置可实现多个时钟模块同步时所出现的亚稳态的检测，通过调整延时，并结合检测延时后输出的目标时钟信号1c，实现对数据同步的校准。该亚稳态检测装置既可以设置在adc之外；也可以集成在adc中，形成具有亚稳态检测功能的adc。
示例性的，可以将该亚稳态检测装置设置在现场可编程逻辑门阵列(fieldprogrammablegatearray，fpga)中，该亚稳态检测装置的时钟信号1b、同步信号1a均可以由该fpga产生。其中，第一触发器单元120的第一数据输出端可与fpga内部的某个需要用到时钟信号1b的模块a连接，例如，可以与该模块a的复位rst信号连接，即可用低频的同步信号1a来采样高频的时钟信号1b，最后恢复出时钟信号1b。当该亚稳态检测装置内置在fpga中时，可以实现多个时钟模块同步时所出现的亚稳态的检测，通过调整延时，并结合检测延时后输出的目标时钟信号1c，实现对数据同步的校准。
需要说明的是，该亚稳态检测装置还可以应用在其他需要对多个时钟模块进行同步的电子设备中。
如图4和图5所示，本申请实施例中还提供一种adc电路。在其中一个实施例中，该adc电路包括时钟模块20、同步信号模块30和上述任一实施例中的亚稳态检测装置10，其中
时钟模块20，用于输出时钟信号1b。
具体地，在其中一个实施例中，所述时钟模块20包括时钟产生单元210和分频单元220。其中，时钟产生单元210，分别与所述第一时钟输入端、第二数据输入端连接，用于为第一触发器单元120、第二触发器单元130提供所产生的所述时钟信号1b；分频单元220，分别与所述时钟产生单元210、第一数据输出端连接，用于对所述第一触发器单元120输出的所述目标同步信号1d进行分频处理。
示例性的，时钟产生单元210可以为带锁相环的时钟分发器，可以输出多路时钟信号1b。分频单元220可以为分频器，可以对所述第一触发器单元120输出的所述目标同步信号1d进行4分频或8分频处理。
需要说明的是，在本申请实施例中，还可以用其他器件来实现时钟分发器、分频器所实现的功能，不局限于上述举例说明。
同步信号模块30，用于输出同步信号1a。
亚稳态检测装置10包括延迟单元110、第一触发器单元120、第二触发器单元130和处理模块140。其中，所述延迟单元110的输入端与所述同步信号模块30连接，所述延迟单元110的输出端分别与所述第一数据输入端、第二时钟输入端连接；所述第一时钟输入端、所述第二数据输入端、所述第一数据输出端分别与所述时钟模块20连接。
在本实施例中，通过在adc电路中设置了亚稳态检测装置10，其中，亚稳态检测装置10中的第二触发器单元130的第二数据输入端与第一触发器单元120的第一时钟输入端连接，第二触发器单元130的第二时钟输入端与第一触发器单元120的第一数据输入端连接，即可将第二触发器单元130的第二数据输出端作为第一触发器单元120的亚稳态检测端，以检测第一触发器单元120的亚稳态，使得该adc电路具有亚稳态检测功能，且结构简单、检测精度高。
本申请实施例还提供一种亚稳态检测方法。在其中一个实施例中，该亚稳态检测方法应用于亚稳态检测装置。如图1和图3所示，所述亚稳态检测装置包括延迟单元110、第一触发器单元120和第二触发器单元130，所述第一触发器单元的时钟输入端与第二触发器单元的数据输入端连接，均用于接收时钟信号1b，所述第一触发器单元的数据输入端与第二触发器单元的时钟输入端分别与所述延迟单元连接，均用于接收经延迟处理后的同步信号1a。
如图6所示，亚稳态检测方法包括步骤602-步骤606。其中：
步骤602，控制所述延迟单元按照预设延迟值对接收的同步信号进行延迟；
在其中一个实施例中，延迟单元可包括寄存器，将其称之为dsync。可将寄存器的控制位设置为<m-1:0>，其中，m表示寄存器控制位数，<m-1:0>表示有m个控制位，总共有2^m种寄存器值。当控制值为0时，延迟单元对同步信号1a进行的延迟处理的延迟值为td<1>；当控制值为1时，延迟单元对同步信号1a进行的延迟处理的延迟值为td<2>，以此类推，当控制值为m-1时，延迟单元对同步信号1a进行的延迟处理的延迟值为td<m>。同时，延迟单元对同步信号1a进行的延迟处理的各个延迟值按照预设步进设置。其中，延迟值td<1>小于延迟值td<2>，延迟值td<2>小于延迟值td<3>。例如，td<1><td<2><…<td<m-1><td<m>。
需要说明的是，任意相邻两个延迟值的差值均相等。也即，td<2>-td<1>＝td<m>-td<m-1>。可选的，任意相邻两个延迟值的差值也可以不相等，在本发明中，对相邻两个延迟值的差值不做进一步的限定。
步骤604，在每一所述延迟值下对应记录所述第二触发器单元输出的目标时钟信号。
在其中一个实施例中，可设置dsync<m-1:0>＝0，并向延迟单元发送一个同步信号1a(sync脉冲)，并在第二触发器单元的第二数据输出端测试目标时钟信号1b的电平信号，依据延迟值td<1>对应记录第二触发器单元的第二数据输出端所输出的目标时钟信号1c的电平信号p401。相应的，将dsync<m-1:0>值增加1，即，dsync<m-1:0>＝1，依据延迟值td<2>对应记录第二触发器单元的第二数据输出端所输出的目标时钟信号1c的电平信号p402，直到将dsync<m-1:0>值增加2^m，即，dsync<m-1:0>＝2^m。示例性的，可以对应记录延时值(如图2中的td<1>，td<2>，…，<td<14>)和第二数据输出端所输出的目标时钟信号1b的电平信号(如图2中的p401，p402，p403，…，p414等等)。
步骤606，根据记录的所述延迟值与所述目标时钟信号的对应关系，检测所述第一触发器单元的亚稳态。
在其中一个实施例中，所述根据记录的所述延迟值与所述目标时钟信号1c的对应关系，检测所述第一触发器单元的亚稳态，包括：
当经延迟后的所述同步信号1a的上升沿/或下降沿作为触发沿输入至第一触发器单元时，记录的所述目标时钟信号1c；根据记录的所述目标时钟信号获取位于建立/保持时间窗口的延迟值；将位于建立/保持时间窗口的延迟值作为所述第一触发器单元的亚稳态。其中，目标时钟信号1c用于反映所述时钟信号相位信息。
具体地，当经过一定延迟后的所述同步信号1a的上升沿/或下降沿作为触发沿输入至第一触发器，并记录反映所述时钟信号1b相位信息的第一触发器的输出，依据延迟值和时钟相位输出的关系，将位于建立/保持时间窗口(最有可能发生亚稳态的窗口)作为检测到的亚稳态。当经延迟单元延迟处理后的同步信号1a的上升沿作为第二触发器单元的触发沿时，可以获取目标时钟信号1c与延迟值的对应关系，根据该对应关系就可以检测出第一触发器单元出现亚稳态的点。如图2所示，p407和p414是最可能出现亚稳态的点，即当延时值为td<7>、td<14>时，第一触发器单元最有可能出现亚稳态。
在其中一个实施例中，亚稳态检测方法还包括：对所述第一触发器单元的亚稳态进行校准的步骤。
具体的，所述对所述第一触发器单元的亚稳态进行校准，包括：
步骤702，根据记录的所述目标时钟信号获取位于由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”窗口的延迟值。
步骤704，将由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”对应的延迟值作为校准值。
参考图2，p407(p414)为第一触发器单元的亚稳态点，在离两个亚稳态点p407和p414之间最远的点就是其中点p410了，同理，p403也是离亚稳态p407最远的点，也可理解为余量最大的点，可将该余量最大的点p403或p410作为校准延迟值。
可选的，该控制器可根据该第二数据输出端输出的目标时钟信号1c的电平信号(如图2中的p401，p402，p403，…，p414等等)，筛选出由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”的位置(p403或p410)所对应的延迟值作为校准延迟值。
步骤706，控制所述延迟单元以所述校准值来延迟所述同步信号1a。
将该延迟单元的控制位<m-1:0>设置为固定的校准延迟值，以使该延迟单元以所述校准延迟值来延迟所述同步信号1a。
在其中一个实施例中，当所述校准值为多个时，选择具有最小值的校准值作为目标校准值。将该延迟单元的控制位设置为<m-1:0>固定为目标校准值，以使该延迟单元以目标校准值来延迟所述同步信号1a，进而消除第一触发器单元的亚稳态。
本实施例中，亚稳态检测方法还可以对应获取校正延迟值，并根据该校准延迟值来对该第一触发器单元的亚稳态进行校准，以消除该第一触发器单元的亚稳态，进而提高第一触发器单元的性能。
在其中一个实施例中，亚稳态检测方法还包括：检测所述时钟信号1b的时钟模式是否改变；当所述时钟模式改变时，重新对所述第一触发器单元的亚稳态进行校准。
具体的，时钟模式可包括单通道模式、双通道模式、四通道模式等模式，当时钟模式发生变化时，其时钟信号1b的相位也会发生变化，此时需要对第一触发器单元的亚稳态重新进行校准。其重新校准的步骤可参考上述步骤702-步骤706，在此，不再一一赘述。
本实施例中的亚稳态检测方法，当时钟模式发生变化时，可以对第一触发器单元的亚稳态重新进行校准，以提高第一触发器单元的性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。需要说明的是，本申请的“一实施例中”、“例如”、“又如”等，旨在对本申请进行举例说明，而不是用于限制本申请。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
1.一种亚稳态检测装置，其特征在于，包括：
延迟单元，用于接收同步信号，并对所述同步信号进行延迟；
第一触发器单元，包括第一时钟输入端、第一数据输入端和第一数据输出端，其中，所述第一时钟输入端用于接收时钟信号；所述第一数据输入端与所述延迟单元连接，用于接收经延迟后的同步信号；
第二触发器单元，包括第二时钟输入端、第二数据输入端和第二数据输出端，其中，所述第二时钟输入端分别与所述延迟单元、第一数据输入端连接，用于接收经延迟后的同步信号；所述第二数据输入端与所述第一时钟输入端连接，用于接收所述时钟信号；所述第二数据输出端用于输出与经延迟后的同步信号同步的目标时钟信号；
处理模块，与所述第二数据输出端连接，用于接收所述目标时钟信号，并根据所述目标时钟信号检测所述第一触发器单元的亚稳态。
2.根据权利要求1所述的亚稳态检测装置，其特征在于，所述第一触发器单元和所述第二触发单元均为d触发器。
3.根据权利要求1所述的亚稳态检测装置，其特征在于，所述第一触发器单元包括第一反相器和第一jk触发器，所述第一jk触发器的j端经所述第一反相器与所述第一jk触发器的k端连接；所述第二触发器单元包括第二反相器和第二jk触发器，所述第二jk触发器的j端经所述第二反相器与所述第二jk触发器的k端连接。
4.根据权利要求1所述的亚稳态检测装置，其特征在于，所述处理模块包括：
读取单元，与所述第二数据输出端连接，用于读取所述目标时钟信号；
控制器，分别与所述读取单元、延迟单元连接，用于检测所述目标时钟信号的亚稳态，并根据所述目标时钟信号获取用于校准所述亚稳态的校准延迟值，还用于控制所述延迟单元以所述校准延迟值来延迟所述同步信号。
5.一种adc电路，其特征在于，包括：
如权利要求1-4任一项所述的亚稳态检测装置。
6.根据权利要求5所述的adc电路，其特征在于，还包括：
时钟模块，用于输出时钟信号；
同步信号模块，用于输出同步信号；
所述延迟单元的输入端与所述同步信号模块连接，所述延迟单元的输出端分别与所述第一数据输入端、第二时钟端连接；所述第一时钟输入端、所述第二数据输入端、所述第一数据输出端分别与所述时钟产生模块连接。
7.一种亚稳态检测方法，其特征在于，所述检测方法应用于亚稳态检测装置，所述亚稳态检测装置包括延迟单元、第一触发器单元和第二触发器单元，所述第一触发器单元的时钟输入端与第二触发器单元的数据输入端连接，均用于接收时钟信号，所述第一触发器单元的数据输入端与第二触发器单元的时钟输入端分别与所述延迟单元连接，均用于接收经延迟处理后的同步信号；其中，所述方法包括：
控制所述延迟单元按照预设延迟值对接收的同步信号进行延迟；
在每一所述延迟值下对应记录所述第二触发器单元输出的目标时钟信号；
根据记录的所述延迟值与所述目标时钟信号的对应关系，检测所述第一触发器单元的亚稳态。
8.根据权利要求7所述的亚稳态检测方法，其特征在于，所述根据记录的所述延迟值与所述目标时钟信号的对应关系，检测所述第一触发器单元的亚稳态，包括：
当经延迟后的所述同步信号的上升沿/或下降沿作为触发沿输入至所述第二触发器单元时，
根据记录的所述目标时钟信号获取位于建立/保持时间窗口的延迟值；
将位于建立/保持时间窗口的延迟值作为所述第一触发器单元的亚稳态。
9.根据权利要求7或8所述的亚稳态检测方法，其特征在于，所述方法还包括：对所述第一触发器单元的亚稳态进行校准。
10.根据权利要求9所述的亚稳态检测方法，其特征在于，所述对所述第一触发器单元的亚稳态进行校准，包括：
根据记录的所述目标时钟信号获取位于由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”的窗口的延迟值；
将位于由跳变前一时刻逻辑“1”跳变至后一时刻逻辑“0”窗口的延迟值作为校准值；
控制所述延迟单元以所述校准值来延迟所述同步信号。
技术总结