本发明实施例涉及但不限于通信领域，具体而言，涉及但不限于一种极化码译码方法及装置、多级译码器、存储介质。
背景技术：
极化码(polarcodes)由e.arikan于2009年基于信道极化现象所提出的，它是一种基于信道极化数字信号处理技术的信道编码方案。信道极化将二进制无记忆信道，通过信道分割、信道合并操作引入相关性，从而得到一组新的具有相互依赖关系的二进制极化信道。当参与信道极化的信道数足够多时，所得到的极化信道(比特信道)的信道容量会出现极化现象，即一部分信道的容量将会趋于1，其余的则趋于0。利用这种极化现象，可将自由比特承载在信道容量高的比特信道，而在信道容量低的比特信道上承载固定比特，从而提升传输可靠性。
目前极化码的译码都是基于串行抵消列表(scl，successivecancellationlist)译码算法的方案，其译码过程中，需要同时进行多条路径的译码，虽然在一定程度上保证了译码性能，但是对于多条路径扩展的计算复杂度和排序复杂度大大提高，造成译码时延的严重增加，在对时延要求较高的通信场景中，使用受到限制。
技术实现要素：
本发明实施例提供的极化码译码方法及装置、多级译码器、存储介质，至少能够解决相关技术中采用scl译码算法来对极化码进行译码，而需要同时进行多条路径的译码，所导致的译码时延高的问题。
本发明实施例提供了一种极化码译码方法，包括：
将所接收到的比特序列输入至多级译码器，从所述多级译码器的第一级译码器开始进行译码；其中，所述多级译码器的级数为q，所述q取大于1的正整数，所述多级译码器中的各级译码器的路径数从前级往后级依次递增；
在当前译码器中，确定符合条件的预设条数的候选路径；
将最终所确定的各所述候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对所述候选码字进行fpc校验；
在存在校验成功的候选码字时，从所述校验成功的候选码字中，选择路径度量pm值最小的所述候选路径所对应的候选码字作为译码结果；
在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
本发明实施例还提供了一种极化码译码装置，包括：
输入模块，用于将所接收到的比特序列输入至多级译码器，从所述多级译码器的第一级译码器开始进行译码；其中，所述多级译码器的级数为q，所述q取大于1的正整数，所述多级译码器中的各级译码器的路径数从前级往后级依次递增；
确定模块，用于在当前译码器中，确定符合条件的预设条数的候选路径；
校验模块，用于将所确定的各所述候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对所述候选码字进行fpc校验；
处理模块，用于在存在校验成功的候选码字时，从所述校验成功的候选码字中，选择路径度量pm值最小的所述候选路径所对应的候选码字作为译码结果；以及在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
本发明实施例还提供了一种多级译码器，包括处理器、存储器和通信总线；
所述通信总线用于实现所述处理器和存储器之间的连接通信；
所述处理器用于执行所述存储器中存储的一个或者多个程序，以实现上述所述的任一极化码译码方法的步骤。
本发明实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如上述所述的任一极化码译码方法的步骤。
根据本发明实施例提供的极化码译码方法及装置、多级译码器、存储介质，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，而从多级译码器的第一级译码器开始进行译码，将所确定的各候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验(fpc，frozenparitycheck)校验比特，而对候选码字进行fpc校验，在存在校验成功的候选码字时，从校验成功的候选码字中，选择路径度量(pm，pathmetric)值最小的候选路径所对应的候选码字作为译码结果，在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；将候选码字中的部分冻结比特配置为fpc比特，而对候选码字进行fpc校验，可有效保证系统的错误告警率(far，falsealarmratio)性能。
本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。
附图说明
图1为本发明实施例提供的相关技术中的scl译码算法的码树示意图；
图2为本发明实施例一的极化码译码方法的基本流程图；
图3为本发明实施例一的分层排序方法的流程示意图；
图4为本发明实施例二的极化码译码方法的细化流程图；
图5为本发明实施例四提供的极化码译码装置的结构示意图；
图6为本发明实施例五的多级译码器的结构示意图。
具体实施方式
极化码是基于信道极化现象提出的，信道极化分为信道组合与信道分离两个过程，当合并的信道数量趋于无穷大时，经过极化，一部分信道变得很好，趋向于无噪信道，用这些信道传输有用信息，另一部分信道变得很差，趋向于纯噪声信道，用这些信道传输收发方均已知的固定信息。
在相关技术的scl译码算法中，该算法最多允许保留l条候选路径，在译码过程中，每一个信息比特都会保留两条候选路径，在所保留的路径数未到达允许保留的数量时，路径数会不断加倍；而当路径数大于允许保留的数量时，则会进行路径修剪操作，只保留pm值最大的前l条路径，其余的路径则会被删除，从而使得所保留的路径数保持不超过数量阈值l，在译码结束时，就从所输出的l条pm值最大的路径中，选择其中pm值最大的一个路径作为译码结果进行输出。如图1所示为相关技术中所提供的scl译码算法的码树示意图。
为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一：
为了解决相关技术中采用scl译码算法来对极化码进行译码，而需要同时进行多条路径的译码，所导致的译码时延高的问题，本发明实施例提供一种极化码译码方法，本实施例提供的极化码译码方法应用于网元侧，请参见图2所示，包括：
s201，将所接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的级数为q，q取大于1的正整数，多级译码器中的各级译码器的路径数从前级往后级依次递增。
在本实施例中，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，也即设多级译码器的级数为q，为大于1的正整数，每一级的译码器的路径数为lq，q＝1,2，…，q，q为大于等于1的正整数，且满足l1＜l2，…，＜lq。从而本实施例中先将所接收到的信道输出比特序列输入至第一级译码器开始译码流程，若译码成功则输出译码结果，并结束译码，而若第一级译码译码失败，则继续将该比特序列输入至路径数多一些的下一级译码器进行译码，应当理解的是，在每一级译码器均采用相同的scl译码算法。
可选的，各级译码器的路径数的取值为非2的整数次幂的正整数。
作为本实施例的一种实施方式，每一级译码器的路径数不受2的幂次方的限制，可以为任意的正整数，例如假设多级译码器为4级译码器，每一级的译码器的路径数可以为：l1＝3，l2＝6，l3＝9，l3＝12，从而可以在译码器级数升高时，路径数在一个较小的区间内进行增长。当然，在另一些实施例中，每一级译码器的路径数也可以关联于2的幂次方，同样以多级译码器为4级译码器为例，每一级的译码器的路径数则为：l1＝4，l2＝8，l3＝16，l3＝32，在这种情况下，随着译码器级数的升高，译码器对应的路径数增长的较为迅猛。
s202，在当前译码器中，确定符合条件的预设条数的候选路径。
可选的，确定符合条件的预设条数的候选路径包括：对当前所有译码路径进行计算来得到各译码路径的pm值，并根据所得到的pm值对所述所有译码路径进行排序；在所述比特序列中的所有比特译码结束时，根据排序结果将所述所有译码路径中符合条件的预设条数的译码路径确定为候选路径。
由于scl译码过程实质上是二值判决，作为本实施例的一种实施方式，对信道输出比特序列中的当前比特进行二值化比特估计，这里的二值化比特估计也即分别计算当前比特取值为0和1的概率，然后根据比特估计来对各路径的度量值进行确定，其中路径对应的转移概率越大，pm值越小。根据pm值来对当前所有译码路径进行排序，然后对排序后的译码路径进行竞争处理，也即统计当前译码路径的条数，若当前译码路径的条数小于l，则将当前路径均进行保留，否则，仅保留当前层中pm值最大的l条译码路径，删除其余路径。直到比特序列中所有比特译码均结束时，再从最终所保留的l条译码路径中确定出候选路径。
在一些实施例中，根据所得到的pm值对所有译码路径进行排序，并输出符合条件的候选路径的方式可以通过如图3所示的步骤实现：
s301，将待排序的所有pm值按照每组2*lq个元素进行均分；其中，lq为当前译码器的路径数，lq取大于等于1的正整数；
s302，分别对各组pm值进行排序，并从各组中确定最小的lq个pm值；
s303，将从各组中所确定的最小的lq个pm值进行迭代排序，以对当前比特的所有译码路径进行排序；
s304，在迭代排序结束时，将从所有pm值中所确定的最小的lq个pm值所对应的lq条译码路径作为符合条件的候选路径。
其中，作为本实施例的一种实施方式，在译码过程中的排序，采用分层排序结构，以第q级译码器在译码过程中的排序为例，设待排序的序列长度为hq＝2m*lq，其中m为每次译码的判决的信息比特数量，m为大于等于1的正整数。采用迭代排序的方式，每次迭代排序时，将待排序的元素分为多个组，每组有2*lq个元素；每组分别进行排序，得到最小的lq个元素；直到获得所有待排序元素中最小的lq个元素，并且输出。例如m为4，lq为5，则，hq为80，也即待排序的序列中有80个元素，在第一层按每一组10个元素将待排序序列分为8组，从8组每组中选出最小的5个元素，从而输出40个元素，然后在第二层同样按每一组10个元素将这40个元素进行分组而分为4组，然后从这4组每组中选出最小的5个元素，从而输出20个元素，继续按照这种迭代排序方式，然后在第三层输出10个元素，最后在第四层则最终输出所有排序元素中的最小的5个元素。由此可见，采用本实施例中的分层排序方式，每一级译码器的路径数可以不受2的幂次方的限制，可以为任意的正整数，而分层的排序架构，正是可以对这样取值的路径数扩展后的序列进行排序。还应当说明的是，这种分层的排序结构，每一层都可以复用相同的排序模块，简化排序实现模块，降低排序复杂度。
s203，将所确定的各候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对候选码字进行fpc校验。
在scl译码过程中，在一些情况下，并非正确路径的pm值一定时最大的一个，因此，在scl译码进行到最后一个比特时，选择pm值最大的路径作为输出，在一定概率上可能也会引起译码错误，基于此，在本实施例的一些实施方式中，利用fpc良好的错误检测性能，可以将fpc结合到scl译码算法中，选择将wq个冻结比特配置为fpc校验比特，其中，q＝1,2，…，q，q为大于等于1的正整数，也即选择部分冻结比特在译码过程中当做信息比特译码，在译码最后做校验，选择译码结果。这样，将原先用于码字纠错的wq个冻结比特，配置为用于码字检错的fpc比特，从而提高了每一级译码器的far性能。而每一级的fpc校验比特配置，使得整体的多级译码器，满足系统的far性能要求。
在本实施例的一些实施方式中，采用fpc校验以及crc校验联合校验的方式，来对码字进行译码校验，也即本实施例中除了进行fpc校验之外，还包括：对所确定的各候选路径所对应的候选码字进行循环冗余校验crc校验；其中，候选码字的自由比特中配置有crc校验比特；那么对应的，则在存在fpc校验以及crc校验均校验成功的候选码字时，才从校验成功的候选码字中，选择路径度量pm值最小的候选路径所对应的候选码字作为译码结果；以及在不存在fpc校验以及crc校验均校验成功的候选码字时，才将比特序列输入至当前译码器下一级的译码器进行译码。
应当说明的是，极化码在编码时，需要基于极化序列来进行不同类型比特的放置，再进行编码。假设母码长度为n，自由比特的数量为k，k＝a j，包括a个信息比特和j个crc校验比特，k个自由比特就放置在极化序列中可靠度最高的k个位置，其他位置则放置n-k个冻结比特，然后在进行fpc校验时，则从这n-k个冻结比特中选择对应的冻结比特配置为fpc校验比特。
在本实施例的一些实施方式中，配置为fpc校验比特的冻结比特的个数，可以根据错误告警率far要求、crc校验比特个数、多级译码器的级数q、当前译码器的路径数中的至少之一确定。此外，在本实施例的一些实施方式中，可以将最终所确定的各候选路径所对应的候选码字中，按照冻结比特的可靠度从高到低的顺序，选择预设个数的可靠度高的冻结比特配置为冻结奇偶校验fpc校验比特。应当说明的是，这里的可靠度等效于信道容量。
例如，可以根据公式
s204，在存在校验成功的候选码字时，从校验成功的候选码字中，选择路径度量pm值最小的候选路径所对应的候选码字作为译码结果；而在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。
本实施例中当采用第q级译码器进行译码时，对最终输出的lq条路径的候选码字进行校验。如果仅有一条候选码字通过校验，则就将该候选码字作为译码结果，如果有一条以上的候选码字通过校验，则选择其中pm值最小的路径所对应的候选码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够通过校验，则第q级译码器译码失败，此时则继续采用第q 1级译码器进行译码，并在下一级译码器中采用与前一级译码器中相同的机制进行译码，在此不再赘述。
可选的，在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码之后，还包括：在将比特序列输入至末级译码器进行译码时，若不存在校验成功的候选码字，则将所有符合条件的候选路径中pm值最小的候选路径，所对应的候选码字作为译码结果。
在本实施例的一些实施方式中，当前面的译码器全部译码失败，而一直发展到采用多级译码器的最后一级译码器也即末级译码器进行译码时，如果在末级译码器译码成功，则输出相应的译码结果；如果在末级译码器还译码失败，则输出末级译码器路径数的候选路径的候选码字中pm值最小的码字最为译码结果，多级译码结束。
通过本发明实施例提供的极化码译码方法，在某些实施过程中，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，而从多级译码器的第一级译码器开始进行译码，将所确定的各候选路径所对应的候选码字中，预设个数的冻结比特配置为fpc校验比特，而对候选码字进行fpc校验，在存在校验成功的候选码字时，从校验成功的候选码字中，选择pm值最小的候选路径所对应的候选码字作为译码结果，在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；将候选码字中的部分冻结比特配置为fpc比特，而对候选码字进行fpc校验，可有效保证系统的far性能。
实施例二：
为了更好的理解本发明，本实施例以一个具体的示例对极化码译码方法进行说明，图4为本发明第二实施例提供的极化码译码方法的细化流程图，该极化码译码方法包括：
s401，将所接收到的比特序列输入至多级译码器，而从多级译码器的第一级译码器开始进行译码；其中，多级译码器的级数为q，q取大于1的正整数，多级译码器中的各级译码器的路径数从前级往后级依次递增。
在本发明实施例中，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，并且，在每一级译码器均采用相同的scl译码算法。作为本实施例的一种实施方式，可以将各级译码器的路径数的取值设为非2的整数次幂的正整数，从而每一级译码器的路径数不受2的幂次方的限制，可以为任意的正整数。
s402，在当前译码器中，对当前所有译码路径进行计算来得到各译码路径的pm值，并将所得到的所有pm值按照每组2*lq个元素进行均分；其中，lq为当前译码器的路径数，lq取大于等于1的正整数。
s403，分别对各组pm值进行排序，并从各组中确定最小的lq个pm值。
s404，将从各组中所确定的最小的lq个pm值进行迭代排序，以对所有译码路径进行排序。
s405，在迭代排序结束时，将从所有pm值中所确定的最小的lq个pm值所对应的lq条译码路径作为符合条件的候选路径。
在本实施例中，在译码过程中的排序，采用分层排序结构，通过迭代排序的方式，每次迭代排序时，将待排序的元素分为多个组，每组有2*lq个元素；每组分别进行排序，得到最小的lq个元素；直到获得所有待排序元素中最小的lq个元素，并且输出。
s406，对最终所确定的各候选路径所对应的候选码字分别进行crc校验以及fpc校验；其中，候选码字的自由比特中配置有crc校验比特，以及将候选码字中预设个数的可靠度高的冻结比特配置为fpc校验比特。
在本实施例的一些实施方式中，采用fpc校验以及crc校验联合校验的方式，来对码字进行译码校验，以提升错误检测性能。应当说明的是，配置为fpc校验比特的冻结比特的个数，可以根据错误告警率far要求、crc校验比特个数、多级译码器的级数q、当前译码器的路径数中的至少之一确定。
s407，确定crc校验以及fpc校验是否同时校验成功；若是，则执行s408，若否，则执行s409。
s408，从校验成功的候选码字中，选择pm值最小的候选路径所对应的候选码字作为译码结果。
s409，将比特序列继续输入至当前译码器下一级的译码器进行译码，并在下一级译码器为末级译码器时，在末级译码器中仍不存在校验成功的候选码字，则将所有符合条件的候选路径中pm值最小的候选路径，所对应的候选码字作为译码结果。
当采用第q级译码器进行译码时，对最终输出的lq条路径的候选码字进行crc校验和fpc校验。如果有一条以上的候选码字同时通过crc校验和fpc校验，则选择其中pm值最小的码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够同时通过crc校验和fpc校验，则第q级译码器译码失败，采用第q 1级译码器进行译码。应当说明的是，当采用最后一级也即末级译码器进行译码时，如果本级译码成功，则输出相应的结果；如果本级译码失败，则输出末级译码器路径数的候选路径的候选码字中pm值最小的码字最为译码结果，多级译码结束。
通过本发明实施例提供的极化码译码方法，在某些实施过程中，将所接收到的比特序列输入至各级译码器的路径数从前级往后级依次递增的多级译码器，而从多级译码器的第一级译码器开始进行译码，将最终通过迭代排序方式所确定的各候选路径所对应的候选码字，进行crc校验以及fpc校验，在存在校验成功的候选码字时，从校验成功的候选码字中，选择pm值最小的候选路径所对应的候选码字作为译码结果，在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；并且，将候选码字中的部分冻结比特配置为fpc比特，而对候选码字进行fpc校验，可有效保证系统的far性能；此外，每一级译码器的路径数可以不受2的幂次方的限制，同时针对性设计分层的排序结构，简化排序实现模块，降低排序复杂度。
实施例三：
为了更好的理解本发明，本实施例以几个具体的示例对极化码译码方法进行详细说明。
在本实施例的一种实施方式中，(1)信息比特数a＝12，与信息比特相对应生成的校验比特数j＝6，因此自由比特数为k＝a j＝18，母码长度为n＝64，因此冻结比特数为n-k＝46。系统far性能要求为ξ＝10-2。
(2)设多级译码器的级数为q＝2，每一级的译码器的路径数为l1＝4，l2＝8，从而，本实施例中的每一级译码器的路径数关联于2的幂次方。
(3)k个自由比特就放置在极化序列中可靠度最高的k个位置。其他位置，放置n-k个冻结比特。根据系统far性能要求，基于级数为q，以及路径数lq，根据公式
(4)对于第q级译码器在译码过程中的排序，采用如下的分层排序结构，
步骤一，设待排序的序列长度为hq＝2m*lq，其中m为每次译码的判决的信息比特数量，m为大于等于1的正整数。
步骤二，进行迭代，在第i次迭代中，
(i)将待排序的元素分为g(i)＝2m-i组，每组有2*lq个元素，每组进行排序，得到最小的lq个元素。本次迭代，各组排序后，剩余的待排序元素的总数为：
(ii)当m-i＝0成立时，结束迭代，最终输出最小的lq个元素。
(5)进行多级译码时，过程如下：
步骤一，从第1级译码器开始译码。
步骤二，当采用第q级译码器进行译码时，对最终输出的lq条路径的候选码字进行crc校验和fpc校验。如果有一条以上的候选码字同时通过crc校验和fpc校验，则选择其中pm值最小的码字作为译码结果，同时多级译码结束；如果所有候选码字都没有能够同时通过crc校验和fpc校验，则第q级译码器译码失败，采用第q 1级译码器进行译码。fpc比特的校验规则为，如果冻结比特原先的设置为比特0，那么校验时，如果候选码字对应的fpc比特为0，则认为通过校验，否则为不通过；如果冻结比特原先的设置为比特1，那么校验时，如果候选码字对应的fpc比特为1，则认为通过校验，否则为不通过。
步骤三，当采用第q级译码器进行译码时，如果本级译码成功，则输出相应的结果；如果本级译码失败，则输出lq条路径的候选码字中pm值最小的码字最为译码结果。多级译码结束。
在本实施例的另一种实施方式中，而与前一实施方式所不同的是，本实施方式进行如下设置：信息比特数a＝25，与信息比特相对应生成的校验比特数j＝11，因此自由比特数为k＝a j＝36，母码长度为n＝64，因此冻结比特数为n-k＝28。系统far性能要求为ξ＝10-3。另外，设多级译码器的级数为q＝4，每一级的译码器的路径数为l1＝3，l2＝6，l3＝9，l3＝12，各级译码器的路径数的取值为非2的整数次幂的正整数，也即本实施例中每一级译码器的路径数不受2的幂次方的限制。还有，在各级译码器中将作为信息比特译码的冻结比特的数量分别设为w1＝3，w2＝4，w3＝5，w4＝5，其它则同本实施例的第一实施方式，在此不再赘述。
第四实施例
请参见图5所示，图5为本发明实施例提供的一种极化码译码装置，包括：输入模块501、确定模块502、校验模块503和处理模块504；
其中，输入模块501，用于将所接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的级数为q，q取大于1的正整数，多级译码器中的各级译码器的路径数从前级往后级依次递增；
确定模块502，用于在当前译码器中，确定符合条件的预设条数的候选路径；
校验模块503，用于将所确定的各候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对候选码字进行fpc校验；
处理模块504，用于在存在校验成功的候选码字时，从校验成功的候选码字中，选择pm值最小的候选路径所对应的候选码字作为译码结果；以及在不存在校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。
在本发明实施例中，所采用的译码器为多级译码器，其中，随着译码器级数的递增，译码器的路径数也相应递增，并且，在每一级译码器均采用相同的scl译码算法。作为本实施例的一种实施方式，可以将各级译码器的路径数的取值设为非2的整数次幂的正整数，从而每一级译码器的路径数不受2的幂次方的限制，可以为任意的正整数。
此外，应当说明的是，配置为fpc校验比特的冻结比特的个数，可以根据错误告警率far要求、crc校验比特个数、多级译码器的级数q、当前译码器的路径数中的至少之一确定。并且，可以将最终所确定的各候选路径所对应的候选码字中，按照冻结比特的可靠度从高到低的顺序，所选择的预设个数的可靠度高的冻结比特配置为冻结奇偶校验fpc校验比特。
作为本实施例的一种实施方式，确定模块502具体用于在当前译码器中，对比特序列中的当前比特进行比特估计，并根据所得到的pm值对当前比特的所有候选路径进行排序；根据排序结果确定所有候选路径中符合条件的预设条数的候选路径。
在本实施例的一些实施方式中，确定模块502还用于在当前译码器中，对当前所有译码路径进行计算来得到各译码路径的pm值，并根据所得到的pm值将待排序的所有pm值按照每组2*lq个元素进行均分；其中，lq为当前译码器的路径数，lq取大于等于1的正整数；分别对各组pm值进行排序，并从各组中确定最小的lq个pm值；将从各组中所确定的最小的lq个pm值进行迭代排序，以对当前比特的所有译码路径进行排序；在迭代排序结束时，将从所有pm值中所确定的最小的lq个pm值所对应的lq条译码路径作为符合条件的候选路径。
在本实施例中一些实施方式中，校验模块503还用于对所确定的各候选路径所对应的候选码字进行循环冗余校验crc校验；其中，候选码字的自由比特中配置有crc校验比特。对应的，处理模块504用于在存在fpc校验以及crc校验均校验成功的候选码字时，从校验成功的候选码字中，选择路径度量pm值最小的候选路径所对应的候选码字作为译码结果；在不存在fpc校验以及crc校验均校验成功的候选码字时，将比特序列输入至当前译码器下一级的译码器进行译码。
作为本实施例的一种实施方式，当前面的译码器全部译码失败，而一直发展到采用多级译码器的最后一级译码器也即末级译码器进行译码时，处理模块504还用于在将比特序列输入至末级译码器进行译码时，若不存在校验成功的候选码字，则将所有符合条件的候选路径中pm值最小的候选路径，所对应的候选码字作为译码结果。
通过本发明实施例提供的极化码译码装置，包括：输入模块，用于将所接收到的比特序列输入至多级译码器，从多级译码器的第一级译码器开始进行译码；其中，多级译码器的级数为q，q取大于1的正整数，多级译码器中的各级译码器的路径数从前级往后级依次递增；确定模块，用于在当前译码器中，确定符合条件的预设条数的候选路径；校验模块，用于将最终所确定的各候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对候选码字进行fpc校验；处理模块，用于在存在校验成功的候选码字时，从校验成功的候选码字中，选择pm值最小的候选路径所对应的候选码字作为译码结果；以及在不存在校验成功的候选码字时，将比特序列继续输入至当前译码器下一级的译码器进行译码。采用多级译码器进行译码，使得大部分译码在译码路径数较小的前级译码器成功译码，可显著降低译码时延；将候选码字中的部分冻结比特配置为fpc比特，而对候选码字进行fpc校验，可有效保证系统的far性能。
实施例五：
本发明实施例还提供了一种多级译码器，参见图6所示，其包括处理器601、存储器602及通信总线603，其中：通信总线603用于实现处理器601和存储器602之间的连接通信；处理器601用于执行存储器602中存储的一个或者多个计算机程序，以实现上述实施例中的极化码译码方法中的至少一个步骤。
本发明实施例还提供了一种计算机可读存储介质，该计算机可读存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、计算机程序模块或其他数据)的任何方法或技术中实施的易失性或非易失性、可移除或不可移除的介质。计算机可读存储介质包括但不限于ram(randomaccessmemory，随机存取存储器),rom(read-onlymemory，只读存储器),eeprom(electricallyerasableprogrammablereadonlymemory，带电可擦可编程只读存储器)、闪存或其他存储器技术、cd-rom(compactdiscread-onlymemory，光盘只读存储器)，数字多功能盘(dvd)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。
本实施例中的计算机可读存储介质可用于存储一个或者多个计算机程序，其存储的一个或者多个计算机程序可被处理器执行，以实现上述实施例一、和/或实施例二、和/或实施例三中的方法的至少一个步骤。
本实施例还提供了一种计算机程序，该计算机程序可以分布在计算机可读介质上，由可计算装置来执行，以实现上述实施例一、和/或实施例二、和/或实施例三中的方法的至少一个步骤；并且在某些情况下，可以采用不同于上述实施例所描述的顺序执行所示出或描述的至少一个步骤。
本实施例还提供了一种计算机程序产品，包括计算机可读装置，该计算机可读装置上存储有如上所示的计算机程序。本实施例中该计算机可读装置可包括如上所示的计算机可读存储介质。
可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件(可以用计算装置可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。
此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
1.一种极化码译码方法，包括：
将所接收到的比特序列输入至多级译码器，从所述多级译码器的第一级译码器开始进行译码；其中，所述多级译码器的级数为q，所述q取大于1的正整数，所述多级译码器中的各级译码器的路径数从前级往后级依次递增；
在当前译码器中，确定符合条件的预设条数的候选路径；
将所确定的各所述候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对所述候选码字进行fpc校验；
在存在校验成功的候选码字时，从所述校验成功的候选码字中，选择路径度量pm值最小的所述候选路径所对应的候选码字作为译码结果；
在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
2.如权利要求1所述的极化码译码方法，其特征在于，所述确定符合条件的预设条数的候选路径包括：
对当前所有译码路径进行计算来得到各译码路径的pm值，并根据所得到的pm值对所述所有译码路径进行排序；
在所述比特序列中的所有比特译码结束时，根据排序结果将所述所有译码路径中符合条件的预设条数的译码路径确定为候选路径。
3.如权利要求2所述的极化码译码方法，其特征在于，所述根据所得到的pm值对所述所有译码路径进行排序包括：
将待排序的所有pm值按照每组2*lq个元素进行均分；其中，lq为所述当前译码器的路径数，所述lq取大于等于1的正整数；
分别对各组pm值进行排序，并从各组中确定最小的lq个pm值；
将从各组中所确定的所述最小的lq个pm值进行迭代排序，以对所述所有译码路径进行排序；
所述根据排序结果将所述所有译码路径中符合条件的预设条数的译码路径确定为候选路径包括：
在迭代排序结束时，将从所有pm值中所确定的最小的lq个pm值所对应的lq条译码路径作为符合条件的候选路径。
4.如权利要求1所述的极化码译码方法，其特征在于，还包括：
对所确定的各所述候选路径所对应的候选码字进行循环冗余校验crc校验；其中，所述候选码字的自由比特中配置有crc校验比特；
所述在存在校验成功的候选码字时，从所述校验成功的候选码字中，选择pm值最小的所述候选路径所对应的候选码字作为译码结果包括：
在存在所述fpc校验以及crc校验均校验成功的候选码字时，从所述校验成功的所述候选码字中，选择pm值最小的所述候选路径所对应的所述候选码字作为译码结果；
所述在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码包括：
在不存在所述fpc校验以及crc校验均校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
5.如权利要求4所述的极化码译码方法，其特征在于，配置为所述fpc校验比特的所述冻结比特的个数，根据错误告警率far要求、所述crc校验比特个数、所述多级译码器的级数q、所述当前译码器的路径数中的至少之一确定。
6.如权利要求1所述的极化码译码方法，其特征在于，所述将所确定的各所述候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特包括：
将所确定的各所述候选路径所对应的候选码字中，按照冻结比特的可靠度从高到低的顺序，选择预设个数的可靠度高的冻结比特配置为冻结奇偶校验fpc校验比特。
7.如权利要求1至6中任一项所述的极化码译码方法，其特征在于，所述各级译码器的路径数的取值为非2的整数次幂的正整数。
8.如权利要求1至6中任一项所述的极化码译码方法，其特征在于，在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码之后，还包括：
在将所述比特序列输入至末级译码器进行译码时，若不存在校验成功的候选码字，则将所有符合条件的候选路径中pm值最小的候选路径，所对应的候选码字作为译码结果。
9.一种极化码译码装置，其特征在于，包括：
输入模块，用于将所接收到的比特序列输入至多级译码器，从所述多级译码器的第一级译码器开始进行译码；其中，所述多级译码器的级数为q，所述q取大于1的正整数，所述多级译码器中的各级译码器的路径数从前级往后级依次递增；
确定模块，用于在当前译码器中，确定符合条件的预设条数的候选路径；
校验模块，用于将所确定的各所述候选路径所对应的候选码字中，预设个数的冻结比特配置为冻结奇偶校验fpc校验比特，对所述候选码字进行fpc校验；
处理模块，用于在存在校验成功的候选码字时，从所述校验成功的候选码字中，选择路径度量pm值最小的所述候选路径所对应的候选码字作为译码结果；以及在不存在校验成功的候选码字时，将所述比特序列继续输入至当前译码器下一级的译码器进行译码。
10.一种多级译码器，其特征在于，包括处理器、存储器和通信总线；
所述通信总线用于实现所述处理器和存储器之间的连接通信；
所述处理器用于执行所述存储器中存储的一个或者多个程序，以实现如权利要求1至8中任一项所述的极化码译码方法的步骤。
11.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现如权利要求1至8中任一项所述的极化码译码方法的步骤。
技术总结