本实用新型涉及半导体封装
技术领域：
，特别涉及一种系统级封装结构和电子设备。
背景技术：
：相关技术中，系统级封装结构产品通常采用多芯片平铺或堆叠方式，但是由于芯片与芯片之间的距离较小，则信号的干扰较大。对于多芯片平铺的方式，一般采用金属屏蔽盖、电磁屏蔽分腔屏蔽等方式减小信号的干扰，这对于产品的小型化有限制；对于多芯片堆叠方式，可以进一步减小其封装尺寸，实现产品的小型化，但是，上下两芯片信号的接合引线之间并未任何隔离，上下芯片之间的串扰较大，导致芯片之间的信号干扰较大。上述内容仅用于辅助理解本实用新型的技术方案，并不代表承认上述内容是现有技术。技术实现要素：本实用新型的主要目的是提供一种系统级封装结构和电子设备，旨在减小芯片之间的信号干扰，同时实现产品的小型化。为实现上述目的，本实用新型提出的系统级封装结构，包括依次堆叠设置的基板、第一晶圆芯片、第一电磁屏蔽片、第二晶圆芯片，所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片均电性连接于所述基板。可选地，所述第一电磁屏蔽片为硅转接板晶圆片。可选地，所述第一晶圆芯片和所述第二晶圆芯片的其中之一为射频芯片，其中之另一为数字芯片；或者，所述第一晶圆芯片和第二晶圆芯片均为射频芯片。可选地，所述第一电磁屏蔽片于所述第一晶圆芯片表面的投影位于所述第一晶圆芯片表面所在区域内，且所述第二晶圆芯片于所述第一电磁屏蔽片表面的投影位于所述第一晶圆芯片表面所在区域内。可选地，所述系统级封装结构还包括至少一第一接合引线，所述第一晶圆芯片背向所述基板的表面设置有多个第一焊垫，多个所述第一焊垫沿所述第一晶圆芯片的周向间隔分布，且均位于所述第一电磁屏蔽片的外围，至少一所述第一焊垫通过一所述第一接合引线电性连接于所述基板。可选地，所述系统级封装结构还包括至少一第二接合引线，所述第一电磁屏蔽片背向所述第一晶圆芯片的表面设置有多个第一焊点，多个所述第一焊点沿所述第一电磁屏蔽片的周向间隔分布，且均位于所述第二晶圆芯片的外围，至少一所述第一焊点通过一所述第二接合引线电性连接于所述基板。可选地，所述系统级封装结构还包括至少一第三接合引线，所述第二晶圆芯片背向所述第一电磁屏蔽片的表面设置有多个第二焊垫，多个所述第二焊垫沿所述第二晶圆芯片的周向间隔分布，至少一所述第二焊垫通过一所述第三接合引线电性连接于所述基板。可选地，所述系统级封装结构还包括第二电磁屏蔽片和第三晶圆芯片，所述第二电磁屏蔽片设于所述第二晶圆芯片背向所述第一电磁屏蔽片的表面，所述第三晶圆芯片设于所述第二电磁屏蔽片背向所述第二晶圆芯片的表面，且所述第二电磁屏蔽片及所述第三晶圆芯片均电性连接于所述基板。可选地，所述第二电磁屏蔽片于所述第二晶圆芯片表面的投影位于所述第二晶圆芯片表面所在区域内，且所述第三晶圆芯片于所述第二电磁屏蔽片表面的投影位于所述第二电磁屏蔽片表面所在区域内。可选地，所述系统级封装结构还包括模套，所述模套设于所述基板设有所述第一晶圆芯片的表面，并封装覆盖所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片。本实用新型还提出了一种电子设备，所述电子设备包括系统级封装结构，所述系统级封装结构包括依次堆叠设置的基板、第一晶圆芯片、第一电磁屏蔽片、第二晶圆芯片，所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片均电性连接于所述基板。本实用新型的技术方案，通过于第一晶圆芯片和第二晶圆芯片之间设置第一电磁屏蔽片，且第一晶圆芯片、第二晶圆芯片及第一电磁屏蔽片均电性连接于基板，这样第一电磁屏蔽片便有效地隔离第一晶圆芯片和第二晶圆芯片之间的信号串扰，减小其信号干扰。同时，本实用新型的系统级封装结构中第一晶圆芯片、第一电磁屏蔽片及第二晶圆芯片采用堆叠方式，且均采用晶圆级结构，如此可以实现产品的小型化。附图说明为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。图1为本实用新型系统级封装结构一实施例的结构示意图；图2为图1系统级封装结构另一视角的结构示意图；图3为本实用新型系统级封装结构另一实施例的结构示意图。附图标号说明：标号名称标号名称100系统级封装结构40第二晶圆芯片10基板41第二焊垫11连接球42第三接合引线20第一晶圆芯片50第二电磁屏蔽片21第一焊垫51第四接合引线22第一接合引线60第三晶圆芯片30第一电磁屏蔽片61第五接合引线31第二接合引线70模套本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。需要说明，本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本实用新型中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本实用新型中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。另外，本实用新型各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。本实用新型提出一种系统级封装结构100。请参阅图1和图2，在本实用新型系统级封装结构100一实施例中，系统级封装结构100包括依次堆叠设置的基板10、第一晶圆芯片20、第一电磁屏蔽片30、第二晶圆芯片40，第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40均电性连接于基板10。这里基板10为多芯片堆叠的承载板，基板10具有背对的第一表面和第二表面，第一表面用于多芯片的堆叠，且第一表面设置有用于实现电连接的焊盘(未图示)，第二表面用于植入连接球11。基板10通常为印制电路板或bt基板10，以便于在基板10的第一表面和第二表面之间进行走线。可以理解的，基板10包括贯穿基板10的过孔和连接走线，连接走线穿过过孔可以使得焊盘和连接球11实现电性连接。第一晶圆芯片20和第二晶圆芯片40均为晶圆级结构，第一晶圆芯片20通常通过胶接的方式贴装在基板10的第一表面，并通过引线电性连接于第一表面的焊盘，以使得第一晶圆片与基板10实现电性连接。第一电磁屏蔽片30也为晶圆级结构，其作用主要是电磁屏蔽，以减小芯片之间的信号干扰，第一电磁屏蔽片30也通常是胶接于第一晶圆片背向基板10的表面，并通过引线电性连接基板10第一表面的焊盘，以使得第一电磁屏蔽片30与基板10实现电性连接。第二晶圆芯片40通过胶接方式贴装在第一电磁屏蔽片30背向第一晶圆芯片20的表面，并通过引线电性连接于基板10第一表面的焊盘，以使得第二晶圆芯片40与基板10实现电性连接。因此，可以理解的，本实用新型的技术方案，通过于第一晶圆芯片20和第二晶圆芯片40之间设置第一电磁屏蔽片30，且第一晶圆芯片20、第二晶圆芯片40及第一电磁屏蔽片30均电性连接于基板10，这样第一电磁屏蔽片30便有效地隔离第一晶圆芯片20和第二晶圆芯片40之间的信号串扰，减小其信号干扰。同时，本实用新型的系统级封装结构100中第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40采用堆叠方式，且均采用晶圆级结构，如此可以实现产品的小型化。可选地，第一电磁屏蔽片30为硅转接板晶圆片。这里硅转接板晶圆片为晶圆级结构，且能够有效地隔离第一晶圆芯片20和第二晶圆芯片40之间的信号串扰，减小其信号干扰。可选地，第一晶圆芯片20和第二晶圆芯片40的其中之一为射频芯片，其中之另一为数字芯片。相关技术中，由于射频芯片对信号之间的干扰较敏感，一般采用芯片平铺方式，导致系统尺寸较大，而本实用新型中射频芯片和数字芯片采用堆叠方式，可以实现产品的小型化，并且在二者之间设置第一电磁屏蔽片30，可以有效地减小二者之间的信号干扰。在本实用新型的一实施例中，第一晶圆芯片20和第二晶圆芯片40均为射频芯片。相关技术中，由于射频芯片对信号之间的干扰较敏感，多个射频芯片通常采用平铺方式，导致系统尺寸较大。而本实用新型两个射频芯片采用堆叠方式，可以实现产品的小型化，并且在两个射频芯片之间设置第一电磁屏蔽片30，可以有效地减小其信号干扰。进一步地，第一电磁屏蔽片30于第一晶圆芯片20表面的投影位于第一晶圆芯片20表面所在区域内，且第二晶圆芯片40于第一电磁屏蔽片30表面的投影位于第一晶圆芯片20所在区域内。可以理解的，第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40的尺寸逐渐减小，这样第一电磁屏蔽片30可以完全将第一晶圆芯片20和第二晶圆芯片40隔离，更有效地减小其信号干扰。并且，如此的设置，也方便于第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40与基板10之间的引线电连接操作。可选地，系统级封装结构100还包括至少一第一接合引线22，第一晶圆芯片20背向基板10的表面设置有多个第一焊垫21，多个第一焊垫21沿第一晶圆芯片20的周向间隔分布，且均位于第一电磁屏蔽片30的外围，至少一第一焊垫21通过一第一接合引线22电性连接于基板10。这里通过第一接合引线22将第一晶圆芯片20与基板10电性连接，即第一接合引线22的一端连接于第一晶圆芯片20表面的第一焊垫21，另一端连接于基板10第一表面的焊盘。这里第一焊垫21为多个，多个第一焊垫21沿第一晶圆芯片20的周向间隔分布，且均位于第一电磁屏蔽片30的外围，这样在进行第一接合引线22连接时，可以选用其中的任一个第一焊垫21。当然的这里第一接合引线22可以为多条，一第一接合引线22的连接于一第一焊垫21，并均电性连接于基板10。这样便可实现第一晶圆芯片20与基板10的电性连接，设置简单且操作方便。可选地，多个第一焊垫21均邻近第一晶圆芯片20的边缘设置，这样可更方便于第一接合引线22的连接操作。可选地，系统级封装结构100还包括至少一第二接合引线31，第一电磁屏蔽片30背向第一晶圆芯片20的表面设置有多个第一焊点(未图示)，多个第一焊点沿第一电磁屏蔽片30的周向间隔分布，且均位于第二晶圆芯片40的外围，至少一第一焊点通过一第二接合引线31电性连接于基板10。这里通过第二接合引线31将第一电磁屏蔽片30与基板10电性连接，即第二接合引线31的一端连接于第一电磁屏蔽片30表面的第一焊点，另一端连接于基板10第一表面的焊盘。这里第一焊点为多个，多个第一焊点沿第一电磁屏蔽片30的周向间隔分布，且均位于第二晶圆芯片40的外围，这样在进行第二接合引线31连接时，可以选用其中的任一个第一焊点。当然地，这里第二接合引线31可以为多条，一第二接合引线31连接于一第一焊点，并均电性连接于基板10。这样便可实现第一电磁屏蔽片30与基板10的电性连接，设置简单且操作方便。可选地，多个第一焊点均邻近第一电磁屏蔽片30的边缘设置，这样可更方便于第二接合引线31的连接操作。可选地，系统级封装结构100还包括至少一第三接合引线42，第二晶圆芯片40背向第一电磁屏蔽片30的表面设置有多个第二焊垫41，多个第二焊垫41沿第二晶圆芯片40的周向间隔分布，至少一第二焊垫41通过一第三接合引线42电性连接于基板10。这里第二晶圆芯片40与基板10通过第三接合引线42实现电性连接，即第三接合引线42的一端连接于第二晶圆芯片40表面的第二焊垫41，另一端连接于基板10第一表面的焊盘。这里第二焊垫41为多个，多个第二焊垫41沿第二晶圆芯片40的周向间隔分布，这样在进行第三接合引线42连接时，可以选用其中的任一个第二焊垫41进行连接。当然的这里第三接合引线42可以为多条，一第三接合引线42的连接于一第二焊垫41。这样便可实现第一晶圆芯片20与基板10的电性连接，设置简单且操作方便。可选地，多个第二焊垫41均邻近第二晶圆芯片40的边缘设置，这样可更方便于第三接合引线42的连接操作。请参阅图3，在本实用新型的一实施例中，系统级封装结构100还包括第二电磁屏蔽片50和第三晶圆芯片60，第二电磁屏蔽片50设于第二晶圆芯片40背向第一电磁屏蔽片30的表面，第三晶圆芯片60设于第二电磁屏蔽片50背向第二晶圆芯片40的表面，且第二电磁屏蔽片50及第三晶圆芯片60均电性连接于基板10。这里芯片的数量为三个，即第一晶圆芯片20、第二晶圆芯片40及第三晶圆芯片60堆叠设置。上下两芯片之间均设置电磁屏蔽片，即第一晶圆芯片20和第二晶圆芯片40之间设置第一电磁屏蔽片30，第二晶圆芯片40和第二晶圆芯片40之间设置第二电磁屏蔽片50，这样可以有效地将上下相邻两芯片隔离，以有效地减小其信号干扰，同时实现系统级封装结构100产品的小型化。需要说明的是，这里第二电磁屏蔽片50也选用硅转接板晶圆片，第三晶圆芯片60为射频芯片或数字芯片。可以理解的，本实用新型的系统级封装结构100还包括第四晶圆芯片、第五晶片芯片等，即芯片的数量可以为三个以上，相邻两芯片之间均设置有一电磁屏蔽片，多个芯片堆叠的技术方案均在本实用新型保护的范围内。进一步地，第二电磁屏蔽片50于第二晶圆芯片40表面的投影位于第二晶圆芯片40表面所在区域内，且第三晶圆芯片60于第二电磁屏蔽片50表面的投影位于第二电磁屏蔽片50表面所在区域内。这里第二电磁屏蔽片50的尺寸小于第二晶圆芯片40的尺寸，且大于第三晶圆芯片60的尺寸，这个可以完全地将第二晶圆芯片40与第三晶圆芯片60隔离，从而更有效地减小其信号之间的串扰。可以理解的是，本实用新型的系统级封装结构100堆叠结构中其芯片和电磁屏蔽片由下往上呈现尺寸逐渐减小的趋势，这样既能有效减小相邻两芯片之间的信号串扰，又能方便于每一芯片或电磁屏蔽片的引线连接操作。进一步地，系统级封装结构100还包括至少一第四接合引线51，第二电磁屏蔽片50朝向第三晶圆芯片60的表面设置有多个第二焊点(未图示)，多个第二焊点沿第二电磁屏蔽片50的周向间隔分布，且均位于第三晶圆芯片60的外围，第四接合引线51的一端连接于一第二焊点，另一端连接于基板10第一表面的焊盘，便可实现第二电磁屏蔽片50与基板10的电性连接。当然地，这里第四接合引线51的数量可以为多条，一第四接合引线51的一端连接于一第二焊点，另一端均连接于基板10。可选地，多个第二焊点均设于第二电磁屏蔽片50的边缘，以方便于第四接合引线51的连接操作。进一步地，系统级封装结构100还包括至少一第五接合引线61，第三晶圆芯片60背向第二电磁屏蔽片50的表面设置有多个第三焊垫，多个第三焊垫沿第三晶圆芯片60的周向间隔分布，第五接合引线61的一端连接于其中的任一第三焊垫，另一端均连接于基板10，如此便可实现第三晶圆芯片60与基板10的电性连接。当然地，这里第五接合引线61的数量可以为多条，一第五接合引线61的一端连接于一第三焊垫，另一端均连接于基板10。可选地，多个第三焊垫均设于第三晶圆芯片60的边缘，以方便于第五接合引线61的连接操作。请再次参阅图，系统级封装结构100还包括模套70，模套70设于基板10设有第一晶圆芯片20的表面，并封装第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40。当系统级封装结构100包括堆叠设置的基板10、第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40时，模套70封装覆盖第一晶圆芯片20、第一电磁屏蔽片30及第二晶圆芯片40，最终形成系统级封装结构100。这里模套70的材质可以为环氧树脂和硅石填料的混合物，但不限于此。可以理解的，当基板10的表面依次堆叠有第一晶圆芯片20、第一电磁屏蔽片30、第二晶圆芯片40、第二电磁屏蔽片50及第三晶圆芯片60时，模套70封装并覆盖第一晶圆芯片20、第一电磁屏蔽片30、第二晶圆芯片40、第二电磁屏蔽片50及第三晶圆芯片60，形成系统级封装结构100。当然地，当基板10的表面堆叠有更多芯片，每相邻两芯片之间设置有一电磁屏蔽片时，模套70封装并覆盖每一芯片和每一电磁芯片，以形成系统级封装结构100。本实用新型还提出了一种电子设备，所述电子设备包括如前所述的系统级封装结构100，该系统级封装结构100的具体结构参照前述实施例。由于电子设备采用了前述所有实施例的全部技术方案，因此至少具有前述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。这里电子设备一般包括壳体，系统级封装结构100安装于壳体，其安装方式可以是胶接、卡扣连接或其他合理且有效的安装方式。以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的发明构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的
技术领域：
均包括在本实用新型的专利保护范围内。当前第1页1 2 3
技术特征：1.一种系统级封装结构，其特征在于，所述系统级封装结构包括依次堆叠设置的基板、第一晶圆芯片、第一电磁屏蔽片、第二晶圆芯片，所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片均电性连接于所述基板。
2.如权利要求1所述的系统级封装结构，其特征在于，所述第一电磁屏蔽片为硅转接板晶圆片。
3.如权利要求1所述的系统级封装结构，其特征在于，所述第一晶圆芯片和所述第二晶圆芯片的其中之一为射频芯片，其中之另一为数字芯片；
或者，所述第一晶圆芯片和第二晶圆芯片均为射频芯片。
4.如权利要求1所述的系统级封装结构，其特征在于，所述第一电磁屏蔽片于所述第一晶圆芯片表面的投影位于所述第一晶圆芯片表面所在区域内，且所述第二晶圆芯片于所述第一电磁屏蔽片表面的投影位于所述第一晶圆芯片表面所在区域内。
5.如权利要求4所述的系统级封装结构，其特征在于，所述系统级封装结构还包括至少一第一接合引线，所述第一晶圆芯片背向所述基板的表面设置有多个第一焊垫，多个所述第一焊垫沿所述第一晶圆芯片的周向间隔分布，且均位于所述第一电磁屏蔽片的外围，至少一所述第一焊垫通过一所述第一接合引线电性连接于所述基板。
6.如权利要求4所述的系统级封装结构，其特征在于，所述系统级封装结构还包括至少一第二接合引线，所述第一电磁屏蔽片背向所述第一晶圆芯片的表面设置有多个第一焊点，多个所述第一焊点沿所述第一电磁屏蔽片的周向间隔分布，且均位于所述第二晶圆芯片的外围，至少一所述第一焊点通过一所述第二接合引线电性连接于所述基板。
7.如权利要求4所述的系统级封装结构，其特征在于，所述系统级封装结构还包括至少一第三接合引线，所述第二晶圆芯片背向所述第一电磁屏蔽片的表面设置有多个第二焊垫，多个所述第二焊垫沿所述第二晶圆芯片的周向间隔分布，至少一所述第二焊垫通过一所述第三接合引线电性连接于所述基板。
8.如权利要求1至7中任一项所述的系统级封装结构，其特征在于，所述系统级封装结构还包括第二电磁屏蔽片和第三晶圆芯片，所述第二电磁屏蔽片设于所述第二晶圆芯片背向所述第一电磁屏蔽片的表面，所述第三晶圆芯片设于所述第二电磁屏蔽片背向所述第二晶圆芯片的表面，且所述第二电磁屏蔽片及所述第三晶圆芯片均电性连接于所述基板。
9.如权利要求8所述的系统级封装结构，其特征在于，所述第二电磁屏蔽片于所述第二晶圆芯片表面的投影位于所述第二晶圆芯片表面所在区域内，且所述第三晶圆芯片于所述第二电磁屏蔽片表面的投影位于所述第二电磁屏蔽片表面所在区域内。
10.如权利要求1所述的系统级封装结构，其特征在于，所述系统级封装结构还包括模套，所述模套设于所述基板设有所述第一晶圆芯片的表面，并封装覆盖所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片。
11.一种电子设备，其特征在于，所述电子设备包括如权利要求1至10中任一项所述的系统级封装结构。
技术总结本实用新型公开一种系统级封装结构和电子设备。其中，所述系统级封装结构包括依次堆叠设置的基板、第一晶圆芯片、第一电磁屏蔽片、第二晶圆芯片，所述第一晶圆芯片、所述第一电磁屏蔽片及所述第二晶圆芯片均电性连接于所述基板。本实用新型的技术方案能够减小芯片之间的信号干扰，同时实现产品的小型化。
技术研发人员：陶源
受保护的技术使用者：青岛歌尔智能传感器有限公司
技术研发日：2019.11.27
技术公布日：2020.06.09
