本实用新型属于微电子制造技术领域，具体涉及一种浮结型肖特基势垒二极管。
背景技术：
sic肖特基势垒二极管作为一种宽禁带半导体器件首先在电力电子技术领域替代si器件。sic肖特基势垒二极管在电力电子领域最大的优势在于其优异的反向恢复特性。目前，商品化的sic肖特基势垒二极管已经广泛应用在高频开关电源、功率因数校正及电机驱动等领域。与当前最好的功率mosfet结合使用时，开关频率可以达到400khz，并有望实现高于1mhz。许多公司在其igbt变频或逆变装置中使用sic肖特基势垒二极管取代si快恢复二极管，其总体效益远远超过sic与si器件之间的价格差异而造成的成本增加。
与si肖特基势垒二极管相比，sic肖特基势垒二极管具有漏电流低、开关速度快等优点，在功率应用方面具有很大的潜力。然而，在击穿电压与导通电阻之间仍存在相互制约的矛盾，即不能同时满足高击穿电压和低导通电阻。同时，普通的浮结结构肖特基势垒二极管的工艺制作过程中，外延层需要生长两次，工艺难度和成本较高。
技术实现要素：
为了解决现有技术中存在的上述问题，本实用新型提供了一种浮结型肖特基势垒二极管。本实用新型要解决的技术问题通过以下技术方案实现：
本实用新型实施例提供了一种浮结型肖特基势垒二极管，包括：
衬底层；
外延层，位于所述衬底层上层；
浮结层，位于所述外延层上层的两侧；
绝缘型多晶硅层，位于所述浮结层上层；
沟槽，位于所述绝缘型多晶硅层上层；
肖特基接触阴极，位于所述衬底层下层；
肖特基接触阳极，覆盖所述外延层、所述绝缘型多晶硅层和所述沟槽。
在本实用新型的一个实施例中，所述外延层材料为n-离子掺杂的4h-sic，厚度为5μm～15μm。
在本实用新型的一个实施例中，所述浮结层材料为金属ti，厚度为0.5μm～2μm。
在本实用新型的一个实施例中，所述绝缘型多晶硅层厚度为4μm～6μm，宽度为0.4μm～0.6μm。
在本实用新型的一个实施例中，所述沟槽的横截面积小于所述绝缘型多晶硅的横截面积。
在本实用新型的一个实施例中，所述肖特基接触阴极的材料为al/ti合金，厚度为300nm～500nm，其中金属al和金属ti的含量比为3：1。
在本实用新型的一个实施例中，所述肖特基接触阴极的材料为金属ni，厚度为400nm～600nm。
与现有技术相比，本实用新型的有益效果：
1、本实用新型提出的二极管，增大了器件击穿电压，减小了导通电阻，提升了功率优值。
2、本实用新型提出的二极管的制作方法，改善了4h-sic浮结型肖特基势垒二极管的工艺步骤，不需二次生长外延层，降低了工艺难度和成本。
附图说明
图1为本实用新型实施例提供的一种浮结型肖特基势垒二极管中二极管的纵向剖面示意图；
图2为本实用新型实施例提供的一种浮结型肖特基势垒二极管中二极管的横向剖面示意图；
图3为本实用新型实施例提供的一种浮结型肖特基势垒二极管的制备方法的流程示意图；
图4为本实用新型实施例提供的一种浮结型肖特基势垒二极管的制备方法中制作的流程示意图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
实施例一
在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本实用新型的描述中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本实用新型的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
参见图1和图2，图1为本实用新型实施例提供的一种浮结型肖特基势垒二极管中二极管的纵向剖面示意图，图2为本实用新型实施例提供的一种浮结型肖特基势垒二极管中二极管的横向剖面示意图，该二极管包括：
衬底层1；
外延层2，位于衬底层1上层；
浮结层4，位于外延层2上层的两侧；
绝缘型多晶硅层5，位于浮结层4上层；
沟槽6，位于绝缘型多晶硅层5上层；
肖特基接触阴极7，位于衬底层1下层；
肖特基接触阳极8，覆盖外延层2、绝缘型多晶硅层5和沟槽6。
特别地需要说明的是，本实用新型中提到的上层均指与其相邻且位于其上；本实用新型中提到的外延层2上层的两侧指的是经过刻蚀在外延层2上层形成的台阶状结构的上层；本实用新型中提到的下层均指与其相邻且位于其下。
具体地，衬底层1可以选择n 离子掺杂的4h-sic，厚度可以是0.4μm～1μm。sic材料具有禁带宽度大，击穿电场强度高、饱和电子漂移速度高、热导率大、介电常数小、抗辐射能力强、化学稳定性良好等优点，被认为是制作高温、高频、大功率和抗辐射器件极具潜力的宽带隙半导体材料。前缀4h指的是sic的结构类型。sic在不同的物理化学环境下会形成不同的晶体结构，这些成分相同，形态、构造和物理特性有差异的晶体称为同质多象变体，目前已经发现的sic同质多象变体有200多种。sic最常见的同质多象变体结构有3c-sic(闪锌矿结构)、2h-sic(纤锌矿结构)、4h-sic和6h-sic。其中3c-sic又称为β-sic，2h-sic称为α-sic。具体到本实用新型，选用n 离子掺杂的4h-sic可以使肖特基二极管具有极快的开关响应速度并且开关特性不受结温的影响，开关损耗极低，反响恢复时间几乎为零。
特别地，本实用新型具体实施例中，外延层2的材料可可以选择n-离子掺杂的4h-sic，厚度可以是5μm～15μm。
具体地，外延层2位于衬底层1上层，通过在n 离子掺杂的4h-sic衬底片上采用水平热壁cvd法生长一层n-离子掺杂的4h-sic，厚度为5μm～15μm的外延层2，其中n-离子的掺杂浓度为1×1016cm-3～3×1016cm-3。
特别地，本实用新型具体实施例中，浮结层4的材料可以选择金属ti，厚度可以是0.5μm～2μm。
具体地，采用磁控溅射法在外延层2上层的两侧淀积厚度为0.5μm～2μm的金属ti作为浮结层，用于降低顶角处的电场峰值。功率半导体器件在发展过程中一直追求更大的电流和更大的反向阻断电压，为了实现高击穿电压，在近几年功率半导体器件新结构的研究中，最热的就是超结结构、半超结结构以及浮结结构。但由于超结的制造难度非常大，需要多次交替的离子注入和外延生长，相比来说，浮动结器件更容易实现。
特别地，本实用新型具体实施例中，绝缘型多晶硅层5的厚度可以是4μm～6μm，宽度可以是0.4μm～0.6μm。选择这样的参数可以使器件具有较好的正向电学特性、击穿特性和反向恢复特性。
特别地，本实用新型具体实施例中，沟槽6与绝缘型多晶硅5边界对齐，且沟槽6的横截面积小于绝缘型多晶硅5的横截面积，用于均匀器件内的电流密度分布，便于后续的测试和分析。
特别地，本实用新型具体实施例中，肖特基接触阴极7的材料可以是al/ti合金，厚度可以是300nm～500nm，其中金属al和金属ti的含量比为3：1。
特别地，本实用新型具体实施例中，肖特基接触阴极8的材料为金属ni，厚度为400nm～600nm。
本实用新型提出的肖特基二极管，通过改善浮结型肖特基势垒二极管的工艺步骤，不需二次生长外延层，增大了器件击穿电压，减小了导通电阻，提升了功率优值，器件的稳定性较好。
本实用新型另一个实施例提供了一种浮结型肖特基势垒二极管的制作方法，包括：
s1、选取衬底层1；
s2、在衬底层1上层形成外延层2；
s3、在外延层2上层形成sio2隔离层3；
s4、刻蚀sio2隔离层3和外延层2形成刻蚀窗口；
s5、在刻蚀窗口2以外的外延层2上层淀积金属形成浮结层4；
s6、在浮结层4上层淀积形成绝缘型多晶硅层5；
s7、刻蚀绝缘型多晶硅层5形成沟槽6；
s8、在衬底层1下层形成肖特基接触阴极7；
s9、形成肖基特接触阳极8，覆盖外延层2、绝缘型多晶硅层5和沟槽6。
特别地，本实用新型具体实施例中，在步骤s7之前，还包括：
刻蚀sio2隔离层3和外延层2，使外延层2和绝缘型多晶硅层5处于同一平面。
具体地，如图3和图4所示，首先选取厚度范围在0.4μm～1μm，材料为n 离子掺杂的4h-sic作为衬底层1。
在n 离子掺杂的4h-sic样片上采用水平热壁cvd的方法生长一层厚度为5μm～15μm的n-离子掺杂的4h-sic，形成外延层2，所使用的先驱气体是氢气氛中的单硅烷和丙烷。生长压力保持在250mbar，c和si的含量比为0.6～1.5。其中，n-离子掺杂浓度为1×1016cm-3～3×1016cm-3。采用水平热壁cvd结束生长sic同质外延材料，可以通过优化载气h2的流量和c/si比，有效提高sic外延层的厚度浓度均匀性。具体采用epigress公司生产的带有sih4-c3h8-h2的水平热壁式cvdvp508gfr外延炉中进行，典型外延温度在1550℃～1600℃之间，生长压力为50mbar～150mbar，h2作为稀释气体及载气，氮气作为n型掺杂源，sih4和c3h8作为生长源，基座采用气浮旋转以提高外延浓度厚度均匀性，生长速率为2μm/h～12μm/h。
再对sic样片使用标准rca工艺进行清洗，用于去除颗粒沾污和金属杂质，其原理是利用h2o2氧化作用生成氧化膜，该氧化膜又被nh4oh腐蚀，腐蚀后立即又发生氧化，氧化和腐蚀反复进行，因此附着在样片表面的颗粒也随腐蚀曾落入清洗液内。再采用干氧氧化和湿氧氧化结合的工艺，在外延层2上形成厚度为200nm的sio2隔离层3。
再以光刻胶作为掩膜，对sio2隔离层3进行选择性刻蚀，形成刻蚀窗口，刻蚀采用rie刻蚀，反应气体为chf3，刻蚀时间为1.5min，气体流量为40cm3/min，射频电源功率为200w，反应室气体压力为5pa。掩膜并光刻sio2隔离层3形成刻蚀窗口，刻蚀窗口的面积占sio2隔离层3总面积的80％～90％，再按照刻蚀窗口对刻蚀窗口以外的外延层2进行部分刻蚀，刻蚀深度为7μm。
再采用磁控溅射法在刻蚀窗口以外的外延层2上淀积一层厚为0.5μm～2μm的金属ti，采用化学刻蚀将多余的金属ti去除，形成浮结层4。
再采用低压化学气相淀积法淀积一层厚度为4μm～6μm，宽度为0.4μm～0.6μm的绝缘型多晶硅层5；
再采用icp刻蚀法使外延层2与绝缘型多晶硅层5处于同一平面，再刻蚀出一个与绝缘型多晶硅层5边缘对齐且横截面积小于绝缘型多晶硅层5的沟槽6。
再在外延层2的下层淀积厚度比为300nm/100nm的al/ti合金，形成肖基特接触的阴极7，再在1050℃下氮气气氛中进行退火3min处理。
再在外延层2和绝缘型多晶硅层5所在的平面上淀积500nmni形成覆盖外延层2、绝缘型多晶硅层5和沟槽6的肖特基接触阳极8，再在1050℃下氮气气氛中进行退火3min，进而形成本实用新型提出的浮结型肖特基势垒二极管。
本实用新型提出的制备工艺不需二次生长外延层，增大了器件击穿电压，减小了导通电阻，提升了功率优值，器件的稳定性较好。制备出的二极管可应用于高功率集成电路中替代si二极管提供更优秀的功率特性，在电力电子系统、电动汽车领域应用广泛。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
1.一种浮结型肖特基势垒二极管，其特征在于，包括：
衬底层(1)；
外延层(2)，位于所述衬底层(1)上层；
浮结层(4)，位于所述外延层(2)上层的两侧；
绝缘型多晶硅层(5)，位于所述浮结层(4)上层；
沟槽(6)，位于所述绝缘型多晶硅层(5)上层；
肖特基接触阴极(7)，位于所述衬底层(1)下层；
肖特基接触阳极(8)，覆盖所述外延层(2)、所述绝缘型多晶硅层(5)和所述沟槽(6)。
2.根据权利要求1所述的二极管，其特征在于，所述外延层(2)材料为n-离子掺杂的4h-sic，厚度为5μm～15μm。
3.根据权利要求1所述的二极管，其特征在于，所述浮结层(4)材料为金属ti，厚度为0.5μm～2μm。
4.根据权利要求1所述的二极管，其特征在于，所述绝缘型多晶硅层(5)厚度为4μm～6μm，宽度为0.4μm～0.6μm。
5.根据权利要求1所述的二极管，其特征在于，所述沟槽(6)的横截面积小于所述绝缘型多晶硅层(5)的横截面积。
6.根据权利要求1所述的二极管，其特征在于，所述肖特基接触阴极(7)的材料为al/ti合金，厚度为300nm～500nm。
7.根据权利要求1所述的二极管，其特征在于，所述肖特基接触阴极(7)的材料为金属ni，厚度为400nm～600nm。
技术总结