本发明涉及集成电路技术领域，特别涉及一种读出电路结构及其工作时序控制方法。
背景技术：
图像传感器中通常需要在感光单元(pixel)将光信号转换成电压信号后接pga(programmablegainamplifier，可编程增益放大器)将电压信号放大，然后再接adc(analogdigitalconverter，模拟数字转换器)电路将模拟电压信号转换为数字信号，最终将转换得到的数字信号传输到芯片外。由于感光单元通常为阵列形式，为提高帧率，通常每一列感光单元均接一列由pga和adc组成的读出电路。并且，为降低噪声，通常读出电路会采用相关双采样技术(cds，correlateddoublesample)，表现为adc进行两次模数转换，最终转换得到的数字信号为adc两次转换结果的差值，通过这种做差的操作降低噪声和失调。
参阅图1，图1是现有的适用于图像传感器的读出电路结构的示意图，从图1中可看出，读出电路结构由一个pga级联一个adc组成。其中，pga为开关电容结构，通过调整采样电容cs和反馈电容cf的比例来实现放大倍数可调；adc为单积分结构，由一个比较器comp和一个计数器counter组成。
参阅图1和图2，图2是图1所示的适用于图像传感器的读出电路结构的工作时序示意图，其中，从t0到t5时刻为一个完整的时序周期，在图像传感器中通常称为一个行周期trow，虚线波形为pga输出节点的输出电压v_pga的波形。t0时刻时序周期开始，pga的复位信号pga_rst变为高电平，控制图1中的pga中的复位开关pga_rst开关导通，pga处于复位状态；到t1时刻，复位状态结束，pga的复位信号pga_rst由高电平变为低电平，输入信号vin保持初始电压vin1不变，pga进入第1次建立状态，到t2时刻建立完成；t2至t3时刻为adc的第1次模数转换时间，此时pga的输出节点的输出电压v_pga仍保持为接近共模电压vcm，adc的参考电压vramp开始按特定斜率随时间上升，直到adc的参考电压vramp超过pga的输出节点的输出电压v_pga，即vramp>vcm时，adc中的比较器comp翻转，adc完成第1次模数转换；t3时刻，参考电压vramp的信号复位，变为初始电压vini大小，且从t3时刻开始，输入信号vin开始由vin1电压变化为vin2电压，t3至t4时刻为pga输出建立过程，若输入信号vin最终变为vin2电压，则pga的输出节点的输出电压v_pga从共模电压vcm变为电压vcm (vin1-vin2)*cs/cf；t4至t5时刻为adc第2次转换时间，adc的参考电压vramp按特性斜率随时间上升，至超过pga的输出节点的输出电压v_pga，即vramp>vcm (vin1-vin2)*cs/cf，比较器comp翻转，adc完成第2次模数转换；最终，两次模数转换的结果通过比较器comp后级的计数器counter中的逻辑做差，输出有效的数字信号。
由于pga和adc中所使用的运算放大器ota和比较器comp电路能够处理的电压信号范围受电路结构和电源电压的限制，通常情况下pga的输出节点的输出电压v_pga的最大值不超过电源电压减去一个晶体管的过驱动电压(vdsat)。为有效利用pga的输出电压范围，通常设计会在pga增益为1时，输入有效信号最大值对应的pga输出电压接近饱和电压，这样，当pga增益设为大于1时，例如为2倍时，由于pga输出饱和电压限制，只能有效处理原来一半大小的输入信号，导致极大限制了读出电路能处理的信号的动态范围。
而在图像传感器芯片设计中，动态范围是一个非常重要的指标。现有的pga adc读出电路结构由于上述的限制，无法在pga增益设为较大倍数时提升读出电路的动态范围，从而无法提升图像传感器芯片的动态范围。
因此，需要提出一种新的读出电路结构，使得在增加较少的器件的情况下，实现高动态范围的信号处理，进而提升芯片的整体性能。
技术实现要素：
本发明的目的在于提供一种读出电路结构及其工作时序控制方法，使得读出电路结构在增加较少的器件的情况下，能够实现高动态范围的信号处理，进而提升芯片的整体性能。
为实现上述目的，本发明提供了一种读出电路结构，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器，所述读出电路结构还包括：一信号调节电容、一第一开关、一第二开关和一锁存器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述运算放大器的一输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述反馈电容的另一端、所述复位控制开关的另一端以及所述比较器的一输入端，所述信号调节电容的另一端连接所述第二开关的另一端以及所述第一开关的一端，所述第一开关的另一端接入一参考电压，所述比较器的另一输入端接入另一参考电压，所述比较器的输出端连接所述计数器的输入端以及所述锁存器的输入端，所述锁存器的第一个输出端连接所述计数器，所述锁存器的第二个输出端连接所述第一开关的控制端，所述锁存器的第三个输出端连接所述第二开关的控制端。
可选的，所述运算放大器的反向输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的正向输入端接入所述共模电压，所述运算放大器的输出端连接所述比较器的正向输入端，所述比较器的反向输入端接入所述另一参考电压。
可选的，所述第二开关的控制信号为所述第一开关的控制信号的反向信号。
可选的，所述采样电容、所述反馈电容和所述信号调节电容为mos电容。
可选的，所述复位控制开关、所述第一开关和所述第二开关为mos开关。
可选的，所述运算放大器包括第一mos晶体管至第五mos晶体管；其中，所述第一mos晶体管的源极连接第一电源，所述第一mos晶体管的漏极连接第二mos晶体管的源极和第五mos晶体管的源极，所述第一mos晶体管的栅极连接一直流偏置电压；所述第二mos晶体管的漏极连接第三mos晶体管的漏极，并形成所述运算放大器的输出端，所述第二mos晶体管的栅极连接所述运算放大器的一输入端；所述第三mos晶体管的源极连接第四mos晶体管的源极并连接第二电源，所述第三mos晶体管的栅极连接第四mos晶体管的栅极以及所述第五mos晶体管的漏极；所述第四mos晶体管的漏极连接第五mos晶体管的漏极；所述第五mos晶体管的栅极连接所述运算放大器的另一输入端；
或者，所述第一mos晶体管的漏极连接第一电源，所述第一mos晶体管的源极连接第二mos晶体管的漏极和第五mos晶体管的漏极，所述第一mos晶体管的栅极连接一直流偏置电压；所述第二mos晶体管的源极连接第三mos晶体管的源极，，并形成所述运算放大器的输出端，所述第二mos晶体管的栅极连接所述运算放大器的一输入端；所述第三mos晶体管的漏极连接第四mos晶体管的漏极并连接第二电源，所述第三mos晶体管的栅极连接第四mos晶体管的栅极以及所述第五mos晶体管的源极；所述第四mos晶体管的源极连接第五mos晶体管的源极；所述第五mos晶体管的栅极连接所述运算放大器的另一输入端。
可选的，所述比较器包括第六mos晶体管至第十mos晶体管；其中，所述第六mos晶体管的源极连接第一电源，所述第六mos晶体管的漏极连接第七mos晶体管的源极和第十mos晶体管的源极，所述第六mos晶体管的栅极连接一直流偏置电压；所述第七mos晶体管的漏极连接第八mos晶体管的漏极，并形成所述比较器的输出端，所述第七mos晶体管的栅极连接所述比较器的一输入端；所述第八mos晶体管的源极连接第九mos晶体管的源极并连接第二电源，所述第八mos晶体管的栅极连接第九mos晶体管的栅极以及所述第十mos晶体管的漏极；所述第九mos晶体管的漏极连接第十mos晶体管的漏极；所述第十mos晶体管的栅极连接所述比较器的另一输入端；
或者，所述第六mos晶体管的漏极连接第一电源，所述第六mos晶体管的源极连接第七mos晶体管的漏极和第十mos晶体管的漏极，所述第六mos晶体管的栅极连接一直流偏置电压；所述第七mos晶体管的源极连接第八mos晶体管的源极，，并形成所述比较器的输出端，所述第七mos晶体管的栅极连接所述比较器的一输入端；所述第八mos晶体管的漏极连接第九mos晶体管的漏极并连接第二电源，所述第八mos晶体管的栅极连接第九mos晶体管的栅极以及所述第十mos晶体管的源极；所述第九mos晶体管的源极连接第十mos晶体管的源极；所述第十mos晶体管的栅极连接所述比较器的另一输入端。
本发明还提供了一种本发明所述的读出电路结构的工作时序控制方法，所述工作时序控制方法包括：
首先，复位信号为低电平，所述运算放大器的输出电压开始跟所述模拟数字转换器电路的参考电压进行第一次比较，在第一次比较过程中，通过所述比较器的输出电压控制所述计数器的计数，得到第一次的计数结果；之后，所述可编程增益放大器电路的输入电压变化，由电压vin1降低到电压vin2，所述运算放大器的输出电压由共模电压vcm上升为电压vcm (vin1-vin2)*(cs/cf)，其中，cf为反馈电容，cs为采样电容；
接着，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行预比较，在预比较过程中，通过所述锁存器的输出信号控制所述计数器的计数，得到第二次的计数结果；
然后，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行第二次比较，所述计数器进行第三次计数；
然后，根据第一次计数、第二次计数以及第三次计数的结果，经所述计数器中的逻辑计算后，得到有效的模数转换结果。
可选的，所述可编程增益放大器电路的增益为2倍时，在所述预比较过程中，所述模拟数字转换器电路的参考电压由初始电压上升为电压vcm vfs，其中，vfs为所述模拟数字转换器电路的满量程输入电压；当所述运算放大器的输出电压vcm (vin1-vin2)*(cs/cf)小于所述模拟数字转换器电路的参考电压vcm vfs时，所述比较器翻转，以控制所述锁存器向所述第一开关输出的信号一直为低电平、向所述第二开关输出的信号一直为高电平以及向所述计数器输出的信号为低电平，所述信号调节电容一直为短接，直至所述模拟数字转换器电路的参考电压由电压vcm vfs再跳回到初始电压，以准备所述第二次比较；根据所述第一次计数和第三次计数的结果决定有效的模数转换结果；
或者，当所述运算放大器的输出电压vcm (vin1-vin2)*(cs/cf)大于所述模拟数字转换器电路的参考电压vcm vfs且小于vcm 2*vfs，所述比较器不翻转时，以控制所述锁存器向所述第一开关输出的信号由低电平变为高电平、向所述第二开关输出的信号由高电平变为低电平以及向所述计数器输出的信号为高电平，直至所述模拟数字转换器电路的参考电压由电压vcm vfs再跳回到初始电压，以及所述运算放大器的输出电压由vcm (vin1-vin2)*(cs/cf)下降为vcm (vin1-vin2)*cs/cf-vfs，以准备所述第二次比较；根据所述第一次计数、第二次计数以及第三次计数的结果决定有效的模数转换结果。
可选的，当所述可编程增益放大器电路的增益为n倍且n为不小于2的整数时，所述预比较的时序重复出现n-1次，所述读出电路结构处理的信号的动态范围增大n倍，所述模拟数字转换器电路输出的数字信号的位数增加log2(n)位。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的读出电路结构，由于包括相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器，所述读出电路结构还包括：一信号调节电容、一第一开关、一第二开关和一锁存器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述运算放大器的一输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述反馈电容的另一端、所述复位控制开关的另一端以及所述比较器的一输入端，所述信号调节电容的另一端连接所述第二开关的另一端以及所述第一开关的一端，所述第一开关的另一端接入一参考电压，所述比较器的另一输入端接入另一参考电压，所述比较器的输出端连接所述计数器的输入端以及所述锁存器的输入端，所述锁存器的第一个输出端连接所述计数器，所述锁存器的第二个输出端连接所述第一开关的控制端，所述锁存器的第三个输出端连接所述第二开关的控制端，所述读出电路结构简单，增加的器件少，占用的面积和功耗少。
2、本发明的读出电路结构的工作时序控制方法，由于作用于本发明提供的所述读出电路结构，将所述运算放大器的输出电压跟所述模拟数字转换器电路的参考电压进行第一次比较、预比较以及第二次比较，并采用计数器进行第一次计数、第二次计数以及第三次计数，根据第一次计数、第二次计数以及第三次计数的结果，经所述计数器中的逻辑计算后，得到有效的模数转换结果，使得所述读出电路结构在增加较少的器件的情况下，能够实现高动态范围的信号处理，进而提升芯片的整体性能。
附图说明
图1是现有的适用于图像传感器的读出电路结构的示意图；
图2是图1所示的适用于图像传感器的读出电路结构的工作时序示意图；
图3是本发明一实施例的读出电路结构的示意图；
图4是图3所示的读出电路结构的工作时序(输入信号较小)示意图；
图5是图3所示的读出电路结构的工作时序(输入信号较大)示意图；
图6是图3所示的读出电路结构的一种具体实现电路的示意图。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图3～6对本发明提出的读出电路结构及其工作时序控制方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种读出电路结构，参阅图3，图3是本发明一实施例的读出电路结构的示意图，从图3中可看出，所述读出电路结构包括：相耦合设置的一可编程增益放大器电路pga和一模拟数字转换器电路adc，所述可编程增益放大器电路pga包括一采样电容cs、一反馈电容cf、一运算放大器ota以及一复位控制开关pga_rst，所述模拟数字转换器电路adc包括一比较器comp和一计数器counter，所述读出电路结构还包括：一信号调节电容c1、一第一开关s1、一第二开关s1n和一锁存器latch；其中，所述采样电容cs的一端作为所述可编程增益放大器电路pga的信号输入端vin，所述运算放大器ota的一输入端连接所述采样电容cs的另一端、所述反馈电容cf的一端、所述复位控制开关pga_rst的一端、所述信号调节电容c1的一端以及所述第二开关s1n的一端，所述运算放大器ota的另一输入端接入一共模电压vcm，所述运算放大器ota的输出端连接所述反馈电容cf的另一端、所述复位控制开关pga_rst的另一端以及所述比较器comp的一输入端，所述信号调节电容c1的另一端连接所述第二开关s1n的另一端以及所述第一开关s1的一端，所述第一开关s1的另一端接入一参考电压vref，所述比较器comp的另一输入端接入另一参考电压vramp，所述比较器comp的输出端连接所述计数器counter的输入端以及所述锁存器latch的输入端，所述锁存器latch的第一个输出端连接所述计数器counter，所述锁存器latch的第二个输出端连接所述第一开关s1的控制端，所述锁存器latch的第三个输出端连接所述第二开关s1n的控制端。
其中，可以是所述运算放大器ota的反向输入端(-)连接所述采样电容cs的另一端、所述反馈电容cf的一端、所述复位控制开关pga_rst的一端、所述信号调节电容c1的一端以及所述第二开关s1n的一端，所述运算放大器ota的正向输入端( )接入所述共模电压vcm，所述运算放大器ota的输出端连接所述比较器comp的正向输入端( )，所述比较器comp的反向输入端(-)接入所述另一参考电压vramp。或者，所述比较器comp的正向输入端( )与反向输入端(-)的位置可以互换。
所述第二开关s1n的控制信号为所述第一开关s1的控制信号的反向信号；所述采样电容cs的所述另一端通过节点vn连接所述运算放大器ota的反向输入端(-)；所述反馈电容cf的所述另一端通过节点v_pga连接所述比较器comp的正向输入端( )；所述运算放大器ota的反向输入端(-)通过所述节点vn连接所述复位控制开关pga_rst的一端，所述运算放大器ota的输出端通过所述节点v_pga连接所述比较器comp的正向输入端( )；所述比较器comp的输出端通过节点vcomp连接所述计数器counter的输入端以及所述锁存器latch的输入端；所述复位控制开关pga_rst跨接在所述节点vn和所述节点v_pga之间；所述锁存器latch的输出msb接到所述计数器counter中，以用于组合出最终的数字信号输出；所述计数器counter的后级为本发明的所述读出电路结构的输出端。
与图1所示的现有的读出电路的结构相比，本实施例的所述读出电路结构在模拟电路部分只增加了一个电容(即所述信号调节电容c1)和两个开关(即所述第一开关s1和所述第二开关s1n)，增加的器件少，使得增加的面积少；另外，本实施例的所述电路结构增加了所述锁存器latch和所述计数器counter内部需要增加的一些逻辑电路，但是，由于通常情况下这些电路是属于数字电路部分，会使用特征尺寸更小的器件，使得总的增加的面积和功耗较小。因此，本实施例的所述读出电路结构简单，不会占用太多的面积和功耗。
另外，所述采样电容cs、所述反馈电容cf和所述信号调节电容c1可以为mos电容；所述复位控制开关pga_rst、所述第一开关s1和所述第二开关s1n可以为mos开关。所述运算放大器ota和所述比较器comp均可以为一种5管运放，即所述运算放大器ota可包括第一mos晶体管至第五mos晶体管，所述比较器comp可包括第六mos晶体管至第十mos晶体管。
参阅图6，图6是图3所示的读出电路结构的一种具体实现电路的示意图，其显示与图3相同的读出电路结构中虚线框中运算放大器ota和比较器comp的详细结构(图6中以箭头方式引出，以便于对照)。从图6中可看出，所述运算放大器ota包括第一mos晶体管至第五mos晶体管；其中，所述第一mos晶体管m0的源极(带箭头侧，下同)连接第一电源，所述第一mos晶体管m0的漏极连接第二mos晶体管m1的源极和第五mos晶体管m4的源极，所述第一mos晶体管m0的栅极连接一直流偏置电压vbn；所述第二mos晶体管m1的漏极连接第三mos晶体管m2的漏极，并形成所述运算放大器ota的输出端vout，所述第二mos晶体管m1的栅极连接所述运算放大器ota的一输入端，该输入端可以为反向输入端(-)(即连接至vin端)；所述第三mos晶体管m2的源极连接第四mos晶体管m3的源极并连接第二电源，所述第三mos晶体管m2的栅极连接第四mos晶体管m3的栅极以及所述第五mos晶体管m4的漏极；所述第四mos晶体管m3的漏极连接第五mos晶体管m4的漏极；所述第五mos晶体管m4的栅极连接所述运算放大器ota的另一输入端，该输入端可以为正向输入端( )(即连接至vip端)；所述第三mos晶体管m2的栅极与第四mos晶体管m3的栅极之间设有节点v1，所述第四mos晶体管m3的漏极与第五mos晶体管m4的漏极之间设有节点v2，所述节点v1与节点v2之间短接。
或者，上述的第一mos晶体管至第五mos晶体管的源极与漏极的位置可以互换而不影响所述读出电路结构的正常运行。具体地，所述第一mos晶体管m0的漏极连接第一电源，所述第一mos晶体管m0的源极连接第二mos晶体管m1的漏极和第五mos晶体管m4的漏极，所述第一mos晶体管m0的栅极连接一直流偏置电压vbn；所述第二mos晶体管m1的源极连接第三mos晶体管m2的源极，并形成所述运算放大器ota的输出端vout，所述第二mos晶体管m1的栅极连接所述运算放大器ota的一输入端，该输入端可以为反向输入端(-)(即连接至vin端)；所述第三mos晶体管m2的漏极连接第四mos晶体管m3的漏极并连接第二电源，所述第三mos晶体管m2的栅极连接第四mos晶体管m3的栅极以及所述第五mos晶体管m4的源极；所述第四mos晶体管m3的源极连接第五mos晶体管m4的源极；所述第五mos晶体管m4的栅极连接所述运算放大器ota的另一输入端，该输入端可以为正向输入端( )(即连接至vip端)。
并且，从图6中可看出，所述比较器comp包括第六mos晶体管至第十mos晶体管；其中，所述第六mos晶体管m5的源极(带箭头侧，下同)连接第一电源，所述第六mos晶体管m5的漏极连接第七mos晶体管m6的源极和第十mos晶体管m9的源极，所述第六mos晶体管m5的栅极连接一直流偏置电压vbn；所述第七mos晶体管m6的漏极连接第八mos晶体管m7的漏极，并形成所述比较器comp的输出端vout，所述第七mos晶体管m6的栅极连接所述比较器comp的一输入端，该输入端可以为反向输入端(-)(即连接至vin端)；所述第八mos晶体管m7的源极连接第九mos晶体管m8的源极并连接第二电源，所述第八mos晶体管m7的栅极连接第九mos晶体管m8的栅极以及所述第十mos晶体管m9的漏极；所述第九mos晶体管m8的漏极连接第十mos晶体管m9的漏极；所述第十mos晶体管m9的栅极连接所述比较器comp的另一输入端，该输入端可以为正向输入端( )(即连接至vip端)；所述第八mos晶体管m7的栅极与第九mos晶体管m8的栅极之间设有节点v3，所述第九mos晶体管m8的源极与第十mos晶体管m9的源极之间设有节点v4，所述节点v3与节点v4之间短接。
或者，上述的第六mos晶体管至第十mos晶体管的源极与漏极的位置可以互换而不影响所述读出电路结构的正常运行。具体地，所述第六mos晶体管m5的漏极连接第一电源，所述第六mos晶体管m5的源极连接第七mos晶体管m6的漏极和第十mos晶体管m9的漏极，所述第六mos晶体管m5的栅极连接一直流偏置电压vbn；所述第七mos晶体管m6的源极连接第八mos晶体管m7的源极，并形成所述比较器comp的输出端vout，所述第七mos晶体管m6的栅极连接所述比较器comp的一输入端，该输入端可以为反向输入端(-)(即连接至vin端)；所述第八mos晶体管m7的漏极连接第九mos晶体管m8的漏极并连接第二电源，所述第八mos晶体管m7的栅极连接第九mos晶体管m8的栅极以及所述第十mos晶体管m9的源极；所述第九mos晶体管m8的源极连接第十mos晶体管m9的源极；所述第十mos晶体管m9的栅极连接所述比较器comp的另一输入端，该输入端可以为正向输入端( )(即连接至vip端)。
其中，所述第一电源可以为电源负极vss，所述第二电源可以为电源正极vdd，vss可以指接地，也可以指比vdd低的电压。所述运算放大器ota和所述比较器comp的电路结构可以不仅限于上述的5管运放结构，也可以是其它合适的结构。
综上所述，本发明提供的读出电路结构，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器，所述读出电路结构还包括：一信号调节电容、一第一开关、一第二开关和一锁存器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述运算放大器的一输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述反馈电容的另一端、所述复位控制开关的另一端以及所述比较器的一输入端，所述信号调节电容的另一端连接所述第二开关的另一端以及所述第一开关的一端，所述第一开关的另一端接入一参考电压，所述比较器的另一输入端接入另一参考电压，所述比较器的输出端连接所述计数器的输入端以及所述锁存器的输入端，所述锁存器的第一个输出端连接所述计数器，所述锁存器的第二个输出端连接所述第一开关的控制端，所述锁存器的第三个输出端连接所述第二开关的控制端。本发明的读出电路结构简单，占用的面积和功耗少。
本发明一实施例提供一种本发明的所述读出电路结构的工作时序控制方法，参阅图4和图5，图4是图3所示的读出电路结构的工作时序(输入信号较小)示意图，图5是图3所示的读出电路结构的工作时序(输入信号较大)示意图，从图4和图5中可看出，trow表示一个时序周期，所述读出电路结构的工作时序控制方法包括：
首先，在t1到t3时间，复位信号pga_rst为低电平，所述运算放大器ota的输出电压v_pga开始跟所述模拟数字转换器电路adc的参考电压vramp进行第一次比较，在第一次比较过程中，通过所述比较器comp的输出电压vcomp控制所述计数器counter的计数，得到第一次的计数结果。具体地，t0时刻时序周期开始，pga的复位信号pga_rst变为高电平，控制图3中的pga中的复位开关pga_rst开关导通，pga处于复位状态，到t1时刻复位状态结束，pga的复位信号pga_rst由高电平变为低电平，输入信号vin保持为初始电压vin1不变，adc的参考电压vramp保持为初始电压vini，pga进入第一次建立状态，到t2时刻建立完成，t2至t3时间为adc的第1次模数转换时间，此时，pga的输出节点的输出电压v_pga仍保持为接近等于共模电压vcm，参考电压vramp开始以特定斜率随时间上升，直到参考电压vramp超过输出电压v_pga时，即vramp>vcm时，比较器comp的输出vcomp翻转，adc完成第1次模数转换，t3时刻adc第1次模数转换结束，参考电压vramp变为初始电压vini；
之后，t3到t4时间为pga的输出建立时间，所述可编程增益放大器电路pga的输入电压vin变化，由电压vin1降低到电压vin2，所述运算放大器ota的输出电压v_pga由共模电压vcm上升为电压vcm (vin1-vin2)*(cs/cf)，其中，cf为反馈电容，cs为采样电容。
接着，所述运算放大器ota的输出电压v_pga与所述模拟数字转换器电路adc的参考电压vramp进行预比较，在预比较过程中，通过所述锁存器latch的输出信号控制所述计数器counter的计数，得到第二次的计数结果。具体地，以所述可编程增益放大器电路pga的增益为2倍为例，参阅图4，当输入信号较小时，在t4到t5时间段，所述模拟数字转换器电路adc的参考电压vramp由初始电压vini跳变到电压vcm vfs，其中，vfs为所述模拟数字转换器电路adc的满量程输入电压；在t5到t6时间段为所述预比较过程，由于此时的输入电压较小，所述运算放大器ota的输出电压v_pga的值vcm (vin1-vin2)*(cs/cf)小于所述模拟数字转换器电路adc的参考电压vramp的值vcm vfs，所述比较器comp翻转，比较器comp的输出电压vcomp翻转，以控制所述锁存器latch向所述第一开关s1输出的信号一直为低电平、向所述第二开关s1n输出的信号一直为高电平以及向所述计数器counter输出的信号msb为低电平，所述信号调节电容c1一直为短接，不会影响pga的输出，直至到t6时刻后，所述模拟数字转换器电路adc的参考电压vramp由电压vcm vfs再跳回到初始电压vini，以准备所述第二次比较，即准备下一次的模数转换，t6到t7时间为pga的输出建立时间，t7时刻建立完成；
参阅图5，当输入信号较大时，在t4到t5时间段，所述模拟数字转换器电路adc的参考电压vramp由初始电压vini跳变到电压vcm vfs，其中，vfs为所述模拟数字转换器电路adc的满量程输入电压；在t5到t6时间段为所述预比较过程，由于此时的输入信号较大，所述运算放大器ota的输出电压v_pga的值vcm (vin1-vin2)*(cs/cf)大于所述模拟数字转换器电路adc的参考电压vramp的值vcm vfs且小于vcm 2*vfs，即(vin1-vin2)*(cs/cf)满足大于vfs且小于2*vfs，相当于pga输出的有效电压值超过了adc的满量程，此时，所述比较器comp不翻转，以控制所述锁存器latch向所述第一开关s1输出的信号由低电平变为高电平、向所述第二开关s1n输出的信号由高电平变为低电平以及向所述计数器counter输出的信号msb为高电平，所述信号调节电容c1的右极板电压从节点vn的电压(理想情况下等于共模电压vcm)变化为所述参考电压vref，根据电荷转移原理，t6时刻后，pga输出端的输出电压v_pga下降(vref-vcm)*c1/cf，由vcm (vin1-vin2)*cs/cf降低为vcm (vin1-vin2)*cs/cf-(vref-vcm)*c1/cf，设所述参考电压vref的值为vfs*cf/c1 vcm，使得(vref-vcm)*c1/cf＝vfs，则输出电压v_pga下降为vcm (vin1-vin2)*cs/cf-vfs，该电压范围在adc满量程范围内，并且，所述模拟数字转换器电路adc的参考电压vramp由电压vcm vfs再跳回到初始电压vini，以准备所述第二次比较，即准备下一次的模数转换，t6到t7时间为pga的输出建立时间，t7时刻建立完成；
然后，在t7到t8时间，所述运算放大器ota的输出电压v_pga与所述模拟数字转换器电路adc的参考电压vramp进行第二次比较，所述计数器counter进行第三次计数；其中，在t7时刻，adc开始第2次模数转换，参考电压vramp开始以特定斜率随时间上升，当参考电压vramp超过输出节点的输出电压v_pga时，即vramp>vcm (vin1-vin2)*cs/cf-vfs时，所述比较器comp的输出vcomp翻转，adc完成第2次模数转换，到t8时刻转换结束，此过程中，所述第一开关s1的控制信号保持为高电平。
然后，根据第一次计数、第二次计数以及第三次计数的结果，经所述计数器中的逻辑计算后，得到有效的模数转换结果。具体地，当输入信号较小时，由于在所述预比较的过程中，所述比较器comp翻转，控制所述锁存器latch输出的信号msb为低电平，使得最终在所述计数器counter中合成最终的数字信号时，有效值由adc的两次转换值决定，即由所述第一次计数和第三次计数的结果决定有效的模数转换结果；当输入信号较大时，由于在所述预比较的过程中，所述比较器comp未翻转，控制所述锁存器latch输出的信号msb为高电平，输出到所述计数器counter中，以与两次模数转换得到的值组合成最终的数字信号输出，即根据所述第一次计数、第二次计数以及第三次计数的结果决定有效的模数转换结果。可以看到，当输入信号较大时，由于新增了一个msb，最终输出的数据位数会增加一位，动态范围也即增加了一倍；并且，由于数字信号增加一位不会大幅增加后续芯片系统处理的复杂度，该方法可以有效提升芯片系统的动态范围。
其中，上述的图4和图5所示的为所述可编程增益放大器电路pga的增益为2倍时的工作时序，pga的有效输出电压理论最大值为2*vfs；若pga的增益设置为更大，例如为4倍时，pga输出的有效电压理论最大值为4*vfs，本发明提出的所述读出电路结构只需在新增的所述锁存器latch模块和所述计数器counter内部做一些简单的逻辑功能修改，然后，控制时序做一些相应的修改即可，修改后的工作时序只需将图4和图5中的t4到t7时刻的时序再重复2次，一共为3次即可，这样，总的时序周期会稍微增大一些，但信号的动态范围可以增大为原来的4倍。因此，当所述可编程增益放大器电路pga的增益为n倍且n为不小于2的整数时，所述预比较的时序(即t4到t7时刻的时序)重复出现n-1次，所述读出电路结构处理的信号的动态范围可增大为原来的n倍，所述模拟数字转换器电路adc输出的数字信号的位数增加log2(n)位，若log2(n)为小数，则取大于该数值的最小整数。
从上述的所述读出电路结构的工作时序控制方法可知，本发明的作用主要是在实现对模拟输入电压信号的高精度可编程增益放大，然后对放大后的信号进行高精度模数转换，最终转换为数字信号，且在此过程中，当电路设置为高增益、输入电压信号较大时，读出电路仍然正常工作而不会饱和，最终转换出来的数字信号能够实现输出范围扩展，由此而得到高动态范围信号读出；并且，在有效地增大整个电路能够处理的信号的动态范围的同时，时序周期增加的时间较少，不会大幅度降低整个电路的处理速度；且该结构可以支持现有的读出电路结构的工作时序，使用时可以在芯片系统中非常方便的切换，使用灵活。因此，所述读出电路结构能够实现高动态范围信号读出，且结构简单，不会占用很多的面积和功耗，适合集成于高动态范围、低功耗芯片系统中。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
1.一种读出电路结构，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器，其特征在于，所述读出电路结构还包括：一信号调节电容、一第一开关、一第二开关和一锁存器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述运算放大器的一输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述反馈电容的另一端、所述复位控制开关的另一端以及所述比较器的一输入端，所述信号调节电容的另一端连接所述第二开关的另一端以及所述第一开关的一端，所述第一开关的另一端接入一参考电压，所述比较器的另一输入端接入另一参考电压，所述比较器的输出端连接所述计数器的输入端以及所述锁存器的输入端，所述锁存器的第一个输出端连接所述计数器，所述锁存器的第二个输出端连接所述第一开关的控制端，所述锁存器的第三个输出端连接所述第二开关的控制端。
2.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器的反向输入端连接所述采样电容的另一端、所述反馈电容的一端、所述复位控制开关的一端、所述信号调节电容的一端以及所述第二开关的一端，所述运算放大器的正向输入端接入所述共模电压，所述运算放大器的输出端连接所述比较器的正向输入端，所述比较器的反向输入端接入所述另一参考电压。
3.如权利要求1所述的读出电路结构，其特征在于，所述第二开关的控制信号为所述第一开关的控制信号的反向信号。
4.如权利要求1所述的读出电路结构，其特征在于，所述采样电容、所述反馈电容和所述信号调节电容为mos电容。
5.如权利要求1所述的读出电路结构，其特征在于，所述复位控制开关、所述第一开关和所述第二开关为mos开关。
6.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器包括第一mos晶体管至第五mos晶体管；其中，所述第一mos晶体管的源极连接第一电源，所述第一mos晶体管的漏极连接第二mos晶体管的源极和第五mos晶体管的源极，所述第一mos晶体管的栅极连接一直流偏置电压；所述第二mos晶体管的漏极连接第三mos晶体管的漏极，并形成所述运算放大器的输出端，所述第二mos晶体管的栅极连接所述运算放大器的一输入端；所述第三mos晶体管的源极连接第四mos晶体管的源极并连接第二电源，所述第三mos晶体管的栅极连接第四mos晶体管的栅极以及所述第五mos晶体管的漏极；所述第四mos晶体管的漏极连接第五mos晶体管的漏极；所述第五mos晶体管的栅极连接所述运算放大器的另一输入端；
或者，所述第一mos晶体管的漏极连接第一电源，所述第一mos晶体管的源极连接第二mos晶体管的漏极和第五mos晶体管的漏极，所述第一mos晶体管的栅极连接一直流偏置电压；所述第二mos晶体管的源极连接第三mos晶体管的源极，，并形成所述运算放大器的输出端，所述第二mos晶体管的栅极连接所述运算放大器的一输入端；所述第三mos晶体管的漏极连接第四mos晶体管的漏极并连接第二电源，所述第三mos晶体管的栅极连接第四mos晶体管的栅极以及所述第五mos晶体管的源极；所述第四mos晶体管的源极连接第五mos晶体管的源极；所述第五mos晶体管的栅极连接所述运算放大器的另一输入端。
7.如权利要求1所述的读出电路结构，其特征在于，所述比较器包括第六mos晶体管至第十mos晶体管；其中，所述第六mos晶体管的源极连接第一电源，所述第六mos晶体管的漏极连接第七mos晶体管的源极和第十mos晶体管的源极，所述第六mos晶体管的栅极连接一直流偏置电压；所述第七mos晶体管的漏极连接第八mos晶体管的漏极，并形成所述比较器的输出端，所述第七mos晶体管的栅极连接所述比较器的一输入端；所述第八mos晶体管的源极连接第九mos晶体管的源极并连接第二电源，所述第八mos晶体管的栅极连接第九mos晶体管的栅极以及所述第十mos晶体管的漏极；所述第九mos晶体管的漏极连接第十mos晶体管的漏极；所述第十mos晶体管的栅极连接所述比较器的另一输入端；
或者，所述第六mos晶体管的漏极连接第一电源，所述第六mos晶体管的源极连接第七mos晶体管的漏极和第十mos晶体管的漏极，所述第六mos晶体管的栅极连接一直流偏置电压；所述第七mos晶体管的源极连接第八mos晶体管的源极，，并形成所述比较器的输出端，所述第七mos晶体管的栅极连接所述比较器的一输入端；所述第八mos晶体管的漏极连接第九mos晶体管的漏极并连接第二电源，所述第八mos晶体管的栅极连接第九mos晶体管的栅极以及所述第十mos晶体管的源极；所述第九mos晶体管的源极连接第十mos晶体管的源极；所述第十mos晶体管的栅极连接所述比较器的另一输入端。
8.一种如权利要求1至7中任一项所述的读出电路结构的工作时序控制方法，其特征在于，所述工作时序控制方法包括：
首先，复位信号为低电平，所述运算放大器的输出电压开始跟所述模拟数字转换器电路的参考电压进行第一次比较，在第一次比较过程中，通过所述比较器的输出电压控制所述计数器的计数，得到第一次的计数结果；之后，所述可编程增益放大器电路的输入电压变化，由电压vin1降低到电压vin2，所述运算放大器的输出电压由共模电压vcm上升为电压vcm (vin1-vin2)*(cs/cf)，其中，cf为反馈电容，cs为采样电容；
接着，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行预比较，在预比较过程中，通过所述锁存器的输出信号控制所述计数器的计数，得到第二次的计数结果；
然后，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行第二次比较，所述计数器进行第三次计数；
然后，根据第一次计数、第二次计数以及第三次计数的结果，经所述计数器中的逻辑计算后，得到有效的模数转换结果。
9.如权利要求8所述的读出电路结构的工作时序控制方法，其特征在于，所述可编程增益放大器电路的增益为2倍时，在所述预比较过程中，所述模拟数字转换器电路的参考电压由初始电压上升为电压vcm vfs，其中，vfs为所述模拟数字转换器电路的满量程输入电压；当所述运算放大器的输出电压vcm (vin1-vin2)*(cs/cf)小于所述模拟数字转换器电路的参考电压vcm vfs时，所述比较器翻转，以控制所述锁存器向所述第一开关输出的信号一直为低电平、向所述第二开关输出的信号一直为高电平以及向所述计数器输出的信号为低电平，所述信号调节电容一直为短接，直至所述模拟数字转换器电路的参考电压由电压vcm vfs再跳回到初始电压，以准备所述第二次比较；根据所述第一次计数和第三次计数的结果决定有效的模数转换结果；
或者，当所述运算放大器的输出电压vcm (vin1-vin2)*(cs/cf)大于所述模拟数字转换器电路的参考电压vcm vfs且小于vcm 2*vfs，所述比较器不翻转时，以控制所述锁存器向所述第一开关输出的信号由低电平变为高电平、向所述第二开关输出的信号由高电平变为低电平以及向所述计数器输出的信号为高电平，直至所述模拟数字转换器电路的参考电压由电压vcm vfs再跳回到初始电压，以及所述运算放大器的输出电压由vcm (vin1-vin2)*(cs/cf)下降为vcm (vin1-vin2)*cs/cf-vfs，以准备所述第二次比较；根据所述第一次计数、第二次计数以及第三次计数的结果决定有效的模数转换结果。
10.如权利要求8所述的读出电路结构的工作时序控制方法，其特征在于，当所述可编程增益放大器电路的增益为n倍且n为不小于2的整数时，所述预比较的时序重复出现n-1次，所述读出电路结构处理的信号的动态范围增大n倍，所述模拟数字转换器电路输出的数字信号的位数增加log2(n)位。
技术总结